HU182481B - Method and circuit arrangement for the machine execution of the commands of data processing computers - Google Patents

Method and circuit arrangement for the machine execution of the commands of data processing computers Download PDF

Info

Publication number
HU182481B
HU182481B HU76EI675A HUEI000675A HU182481B HU 182481 B HU182481 B HU 182481B HU 76EI675 A HU76EI675 A HU 76EI675A HU EI000675 A HUEI000675 A HU EI000675A HU 182481 B HU182481 B HU 182481B
Authority
HU
Hungary
Prior art keywords
instruction
data
gate
instructions
unit
Prior art date
Application number
HU76EI675A
Other languages
English (en)
Inventor
Karl-Johan W Carlsson
Erik I Sjoequist
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Publication of HU182481B publication Critical patent/HU182481B/hu

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145Instruction analysis, e.g. decoding, instruction word fields

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Bus Control (AREA)
  • Multi Processors (AREA)
  • Executing Machine-Instructions (AREA)

Description

‘ A találmány eljárás és kapcsolási elrendezés . olyan /adatfeldolgozó számítógépi utasítások gépi/végrehajtására, ;amelyek egymás utáni kio}vasáén fázisokbankerülneik kiolvasásra. :
; ÍSzámitógépeknél ismeretes az a megoldás, 5 amelynél mindegyik utasítás kiolvasása után egy'iuiasítástárolóból égy közös utasításátváteli csatománkeresztüljut el egy csoport műveleti egységbe.Ázsiitasítások kétfélék lehetnék. Egy első típusú utasítás végrehajtási periódusa két 10 szakaszból .áll.~Áz _ első szakaszban történik az említett műveleti egységekegyikének kiválasztása, a másodikban pedig az utasításban meghatározott művelet elvégzése. Egy második típusú utasítás végrehajtási periódusa magába foglal- 15 ja két műveleti egység kiválasztását, az adatok átvitelét a két kiválasztott műveleti .egység között az^ összes jnüveleti .egység számára közös adatátviteli csatornán keresztül, és az így kapott adatökfelhasználását a második típusú uta-20 sftás által meghatározott művelet elvégzésére.
A második típusú utasítás végrehajtási periódusának első részében az említett két műveleti egység egyike parancsot kap adatok kibocsátására,. a második részben ezek . az adatok az említett 25 egyik műveleti egységből a közös adatátviteli csatornába kerülnek, a harmadik , részben pedig az említett második műveleti egység átveszi ezeket .az adatokat..
A végrehajtási periódus részekre való felosz- 30 tását főképpen olyan számítógépben alkalmazzák, amelynek műveleti egységei, egy, például a The Bell System TTeahnicai Journal e. folyóirat
48. kötetének 1969. októberi számában, a 2633— 2635. oldalakon, leírt, közös sínrendszerrel van- 35 nak összekapcsolva. Az egyik műveleti egység tartalmaz' egy -űtásítástárolóf a címekből és binárisan kódolt parancsokból álló .utasítások tárolására. Az említett sínrendszerhez tartozik egy adatain, amellyel ,a műveleti egységeikhez ren- 40 . delt adattároló regiszterek vannak ‘ összekötve, ' valamint parancs- és címsín, amelyek az utasítástárolót a műveleti egységeikhez rendelt paranas-’áll. dmdekódolóikkal kötik össze. Egy ilyeh r-közös rendszer következtében a számító- 45 gép tervezésének munkája lényegesen leegyszerűsödik, miután moduláris felépítést lehet alkalmazni, mégpedig olyant, amelynek moduljai, vagyis aműveleti egységek a sínrendszer szempontjából· egységesített csatolóegységekkel (in- 50 terface) rendelkeznek.
A régebbi számítógépekben általában minden adat átvitelére egy-egy külön kapuval vezérelhető összeköttetés van, így az utasítások végre- , hajtási folyamata mindössze csak a megfelelő 55 kapu nyitását jelenti. Azonban az említett sínrendszer és csatolóegységek használata esetén számos' logikai áramkörnek kell együttműködnie. Emeiogikai áramkörök hozzáférési időiből és reakcióidőiből, valamint a sínrendszer tran- 60 záens jelenségeiből eredő késleltetési idők miatt az ismert rendszereknél hátrányos, hogy az utasítások végrehajtási periódusai viszonylag hoszszúak, főleg az említett második típusú utasítások esetén. Miután az adatfeldolgozás vezérlésé- 65 nek megkönnyítésére mindkét fajta utasítás esetén azonos hosszúságú végrehajtási . periódust célszerű alkalmazni, továbbá egy iúj .periódus . csak akkor kezdődhet, ha már a megelőző befejeződött, a periódusok hosszát eddig az olyan második típusú utasítások határozták meg, amelyeknél töhb végrehajtási szakaszra volt szükség. Tehát az eddigi megoldások második hátrányaként említhetjük, hogy a végrehajtási periódus szakaszokra bontását nem igénylő első típusú utasítások részére feleslegesen hosszú végrehajtási időt kellett biztosítani.
A jelen találmánnyal az említett hátrányokat azáltal küszöböljük ki, hogy a 'kevesebb időt igénylő utasítások'határozzák ..meg az utasításoknak az utasítástárolóből való egymás utáni kiolvasásának ütemét, és a több végrehajtási szakaszt igénylő utasítások végrehajtásához szükséges hosszabb időt a végrehajtási periódusok átíapolása útján biztosítjuk.
A találmány tehát egyrészt eljárás adatfeldolgozó számítógépi utasítások gépi végrehajtására) amely utasításokat utasításmemóriábód egymás utáni kiolvasási fázisokban kiolvassuk és egy közös.sínrendszeren át műveleti egységekbe továbbítjuk, amely eljárás során első típusú utasítás végrehajtása esetén kiválasztunk egy műveleti egységet és ahhoz az utasítás által meghatározott parancsot továbbítunk, második típusú utasítás végrehajtása esetén pedig kiválasztunk két műveleti egységet, az egyik műveleti egységből a közös sínrendszeren át adatokat továbbítunk a másik műveleti egységbe és a másik műveleti egységhez a kapott adatokon az utasítás által meghatározott feladatot előíró parancsot továbbítunk, ahol a második típusú utasítás végrehajtása az egyik műveleti egység adattovábbításra való kijelölésének .első lépését, az ladatok sínrendszerre történő továbbításának második fópését, és az.adatok másik mű-. veleti' egységben való vételének harmadik lépését tartalmazza. Az eljárás újdonsága abban van, hogy az első típusú utasítás esetén az utasítás végrehajtását, valamint a második típusú utasítás esetén az utasítás végrehajtásának első lépését az utasítás kiolvasási fázisában végezzük, és a második típusú utasítás esetén az utasítás végrehajtásának második és harmadik lépését a következő utasítás kiolvasási fázisában’ végezzük.
A találmány másrészt kapcsolási elrendezés adatfeldolgozó számítógépi utasítások gépi végrehajtására, amely kapcsolási elrendezésnek az utasítások kiolvasási (fázisait meghatározó impulzusokat előállító ütemgenerátora, címeket és parancsokat tartalmazó utasításokat tároló utasításmemóriája, amely utasításmemória megcímző eszközökkel és a ‘kiolvasott utasításokat saját kiolvasási fázisukban„ tároló .eszközökkel van ellátva, a tároló eszközöktől kapott utasításokra műveleteket elvégző műveleti egy®égei,tp-. vábbá az ütemgenerátort, az, utasítá^emófiát és a műveleti egységeket összekötg, íújuteritás;· memóriából a műveleti egységekbe a^féneket és^S parancsokat, a műveleti egység^^ko^** adatokat továbbító sínrendszeré^anl·*^
F- »·' *lási elrendezést az jellemzi, hogy minden egyes műveleti egységnek a sínrendszeren továbbításra ‘kerülő adatokat tároló legalább egy adattároló regisztere, a sínrendszerhez csatlakoztatott, a műveleti egységet valamint az elvégzendő műveletet meghatározó, két címdekódolója, és egy paráncsdekódolója, á sínrendszernek az adattároló regiszter kimenetéreváló csatlakoztatását vezérlő első késleltető, áratokoré, továbbá a sínrendszernek az adattároló regiszter bemenetére való csatlakoztatását vezérlő legalább egy második késleltető áramköre van. ‘ ' ·
Atalálmányta továbbiakban a csatolt ábrákon szemléltetett előnyös kivitelek alapján ismértetjüic részletesebben, ahol az
1. ábra egy önmagában ismert számítógép azon részeinek tömbvázlatát mutatja, amelyek résztveszn'ek az utasítások végrehajtásában, a
2. ábra egy ütemgenerátor által keltett fázisjeleket ábrázoló diagram, és a
- 3. ábra egy műveleti egység és a számítógép sínrendszerének összekötésére szolgáló, a találmány szerint kialakított csátolóegység töníbvázlatát mutatja. · ·'* A bevezetőben, említett közleménynek megfelelően az 1. ábrán egy BS sínrendszert láthatunk, amely összeköttetésben van égy CG ütemgenerátorral, egy IM utasítáetárolóval és egy csomó FU műveleti egységgel, amely FU műveleti egységek bármely típusúak lehetnék, ·ρ1. tárolók, feldolgozó egységek stb. Az IM utasítástároló utasításokat tárol, amelyeknek kiválasztása ismert módon, ia utasításcímek dekódolásával történik. Áz ia utasításcímeket IADEC dekódoló dekódolja, majd az utasítások az IR utasításregiszterbe továbbítódnak olyan ütemben, amelyet a 0p fázisütem jelek a kiolvasás számára meghatároznak. Az utasítások egy FU műveleti egységre vonatkozó al címet és egy 0 parancsot • tartalmaznak,ha az al címhez tartozó FU műveleti egységnek egy belső műveletet kell elvégezni. Viszont egy további a2 címet is mágukba foglalnak abban az esetben, ha az ál címhez tartozó FU műveleti egységből áz a2 címmel kijelölt FU műveleti egységbe adatokat kell átvinni. - - · - : .
A 2. ábra egy idődiagram segítségével szemlélteti, hogy á CG ütemgénerátor által kibocsátott rövid 0ip fázisütemjelek ph fázisokat jelölnek ki, és szinten a CG ütemgenérátorból származó 0e fázisvégjelek pedig a fázisok végső szakaszát határozzák meg. A 0e fázisvégjelek arra szolgálnak, hogy a FU műveleti egységeket megvédjék a sínrendszerben fellépő tranziensektől. A sínrendszer logikai állapota ugyanis vál- 55 tozik a ph fázis kezdetén, például az utasításoknak az IR futasításnegiszterbe való továbbítása következtében. A ph fázis időtartamát olyan hosszúra kell megválasztani, hogy a jelállapotok az illetékes 0e fázisvégjei alatt már stabilak le- 60 gyenek.
* A3. áhra az FU műveleti egység IF csatolóegységének kiviteli alakját mutatja, amely megkapja a CG ütemgenerátor által előállított 0p •f ázisütem jelet és0e fázisvégjelet. Az IF csato- 65
162 481 8 lóegység tartalmazza az ADECl és ADEC2 cfin-h,'; dekódolókat, valamint áz ODEC parancsdekódo-.· lót, amelyek a sínrendszer AB1 és AB2 címsínjéhez ill. OB parancssínjéhez csatlakoznak annak érdekében, hogy az IR utasításregiszterből érkező al, a2 címek és az 0 parancsok átvétele és dekódolása megtörténjen. Továbbá van még az IF csatolóegységben egy DR adattároló regiszter, amely egy RG kiolvasókapun keresztül a sínrendszer DB adatsínjére továbbítja, illetve onnan egy WG beírókapun keresztül fogadja az adatokat. Ez a DR -adattároló regiszter első és második El ill. £2 logikai áramkörökkel együtt össze van kapcsolva az illetékes FU műveleti egység saját belső L logikai áramkörével. Az utóbbi önmagában ismert módon az FU műveleti egységhez hozzárendelt művelet végrehajtását vezérli. Az összes El logikai áramkör egy a DR adattároló regiszter tartalmát nem használó művelet, pl. egy vizsgáló vagy működtető program kiválasztására szolgál. Az összes E2 logikai áramkör pedig egy olyan hozzárendelt művelet kiválasztását végzi, amelyhez szükség van a DB adatsínről átvétt adatókrá,
Az OB parancssínen és az AB1 címsínen keresztül továbbított első típusú utasítás a dekódolás után működésbe'hozza az ADECl címdekódoló kimenetét és á műveleti egység ODEC parancsdekódoló jártak O1 -kimenetéi közül a megfelelőt. Ezáltal kinyílik a mégfelelő utasításhoz rendelt G1 ÉS-kapu, amelynek kimenete a megfelelő El logikai áramkörhöz csatlakozik. Ha ugyanabban az.IF csatolóegységben az ADECl címdekódoló és az ODÉC parancsdekódoló valamelyik 02 kimenete lép működésbe, akkor égy második típúsú utasításnak megfelelően az FU műveleti egység dr adattároló regiszterében tárolt adatok jutnak tovább. Az adatátvitel végrehajtásakor első SRI késleltető áramkört, célszerűen lép tetőregisztert aktivizálunk a G2 VÁGY-fcapun és a G3 ÉS-kapun keresztül. Ezen-, kívül a G1 és G3 ÉS-kapúkat az ütemgenerátor 0e fázisvégjélével vezéreljük azért, hogy az El logikai áramkör és az SRI késleltető áramkör csak a megfelelő fázis végső szakaszában aktivizálódjék. Az SR1‘késleltető áramkört az ábrázolt léptetőregiszberes kivitelben a 0p fázisütemjelek folyamatosan ivégigttéptetik. Miután áz SRI késleltető áramkör kimenete az RG kiolvasókapu egyik bemenetéhez csatlakozik, az adatok a megfelelő -parancs kiolvasási fázisa után következő fázisban továbbjutnak a DB ádatsínre.
Abban az esetben, ha egy IF csatolóegység ADEC2 címdekódolójának kimenete és ODEC parancsdekódolójának egyik Ó2 kimenete van aktivizálva egy második típusú utasítás hatására, a megfelelő FU műveleti egység veszi ét és dolgozza fel azokat az adatokat, amelyek a második típusú utasítás értelmében egy másik FU műveleti egységtől a DB adatsínen megérkeznek. Ugyanakkor az ADEC2 dmdekódolóval összekötött és a 0e fázisvégjei által vezérelt G4 ÉS-kapun keresztül aktivizálódik az SR2 késleltető áramkör, oélszerűen léptetőregászter és a
182 481
G5 ÉS-kapffi^nely^tóbbiák jkimenetei hozzájuk rendélt^S logikai áramkörökhöz csatlakoz> nak.AzSR2késleltető áramkört az ábrázolt lép?'tetőrégisz^res kivitelben a 0p fázásütemjelek segítségével folyamatosan véglgléptetjük, és mi- 5 '- vel ez utóbhi kimenete a WG beírókapu beme/. netére 'csatlakozik, a DR adattároló regiszter ugyanabban a ph fázisban kapja meg az utasításnak megfelelő adatokat, mint amelyben az adatátvitel végbemegy. A WG beírókapu egyik 10 bemenetére a 0e fázisvégjelet vezetjük annak érdekében, hogy csak stabil logikai állapotok kerüljenek átvitelre.
A rajzon nem ábrázolt egyik kivitel esetén az utasítások parancsrésze első- és második részre 15 van felosztva/ amelyeknek átvitelére külön első- és második parancssínek szolgálnak, dekódolásuk pedig szintén különválasztva, első és második parancsdekódolók segítségével tönfcé, nik. Ebben az esetben az említett első al cím 20 és az első parancsrész gondoskodik róla, hogy _ az első El logikai áramkör és az első SRI késleltető áramkör, előnyösen léptetőregiszter működésbe lépjen. Az FU műveleti egységek második SR2 késleltető áramköre ilyenkor felesle- 25 ges, miután az említett második a2 címet, és a második, parancsrészt, például egy a számítógépben 'felszerelt közös késldtetőáramkör segítségével, egy kiolvasási fázissal később lehet továbbítani a BS sínrendszerhez, mint az első 30 al címet.

Claims (3)

  1. Szabadalmi igénypontok
    1. Eljárás adatfeldolgozó számítógépi utasítá- 35 sok gépi végrehajtására, amely utasításokat utasításmemóriábóJ egymás utáni kiolvasási fázisokban “kiolvassuk, és egy közös sínrendszeren át műveleti egységekbe továbbítjuk, amely eljárás során első típusú utasítás végrehajtása 35 esetén kiválasztunk egy műveleti egységet, és ahhoz az utasítás által meghatározott parancsot továbbítunk, második típusú utasítás végrehajtása esetén pedig kiválasztunk két műveleti egységet, az egyik műveleti egységből a közös sín- 40 rendszeren át adatokat továbbítunk a másik műveleti egységbe, és a másik műveleti egységhez a kapott adatokon áz utasítás által meghatározott feladatot előíró parancsot továbbítunk, ahol a második típusú utasítás végrehajtá- 45 sa az egyik műveleti egység adattovábbításra való kijelölésének első lépését, az adatok sínrendszerre történő továbbításának második lépését, és az adatok másik műveleti egységben , való vételének harmadik lépését tartalmazza, azzal jellemezve, hogy az első típusú utasítás esetén az utasítás végrehajtását, valamint a második típusú utasítás esetén az utasítás végrehajtásának első lépését az utasítás kiolvasási fázisában végezzük, és a második típusú utasítás esetén az utasítás végrehajtásának második és harmadik lépését a következő utasítás kiolvasási fázisában végezzük.
  2. 2. Kapcsolási elrendezés adatfeldolgozó számítógépi utasítások gépi végrehajtására, amely kapcsolási elrendezésnek az utasítások kiolvasási fázisait meghatározó impulzusokat előállító ütemgenerátora, címeket és parancsokat tartalmazó utasításokat tároló utasításmemóriája, amely utasításmemória-megcímző eszközökkel és a kiolvasott utasításokat saját kiolvasási fázisukban tároló eszközökkel van ellátva, a tárolóeszközöktől kapott utasításokra műveleteket elvégző műveleti egységei, továbbá az ütemgenerátort, az utasításmemóriát és a műveleti egységeket összekötő, az utasításmemóriából a műveleti egységekbe a címeket és parancsokat, a műveleti egységek között pedig adatokat továbbító sínrendszere van, azzal jellemezve, hogy minden egyes műveleti egységnek (FU) a sínrendszeren (BS) továbbításra kerülő adatokat tároló legalább egy adattároló regisztere (DR), a sínrendszerhez (BS) csatlakoztatott, a műveleti egységet (FU), valamint az elvégzendő műveletet meghatározóikét címdekódolója (A.DEC1, ADEC2) és egy parancsdekódolója (ODÉC), a sínrendszernek (BS) az adattároló regiszter (DR) kimenetére .való csatlakoztatását vezérlő első késleltető áramköre (SRI), továbbá a sínrendszernek (BS) az adattároló regiszter (DR) bemenetére való csatlakoztatását vezérlő legalább egy második késleltető áramköre (SR2) van.
  3. 3. A 2. igénypont szerinti kapcsolási elrendezés kiviteli alakja, azzal jellemez ve, hogy á kiolvasási fázisok (ph) végét jelző fázisvégjeleket (0e) is előállító ütemgenerátora (CG) van, és minden egyes műveleti egység (FU) a fázisvégjelek (0e) által vezérelt, az adatok vételét, és a cím-, valamint parancsdekódolást vezérlő kapuáramkörökkel (Gl, G3, G4, WG) van ellátva.
    (2 rajz, 3 ábra)
HU76EI675A 1975-05-14 1976-05-12 Method and circuit arrangement for the machine execution of the commands of data processing computers HU182481B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE7505552A SE7505552L (sv) 1975-05-14 1975-05-14 Sett och anordning att efter varandra avverka databehandlingsinstruktioner i funktionsenheter hos en datamaskin

Publications (1)

Publication Number Publication Date
HU182481B true HU182481B (en) 1984-01-30

Family

ID=20324577

Family Applications (1)

Application Number Title Priority Date Filing Date
HU76EI675A HU182481B (en) 1975-05-14 1976-05-12 Method and circuit arrangement for the machine execution of the commands of data processing computers

Country Status (27)

Country Link
US (1) US4053947A (hu)
JP (1) JPS5942893B2 (hu)
AR (1) AR212022A1 (hu)
AU (1) AU510011B2 (hu)
BE (1) BE841694A (hu)
BR (1) BR7603014A (hu)
CA (1) CA1068006A (hu)
CH (1) CH613538A5 (hu)
CS (1) CS219319B2 (hu)
DD (1) DD125023A5 (hu)
DE (1) DE2619661A1 (hu)
DK (1) DK214276A (hu)
EG (1) EG13391A (hu)
ES (1) ES447844A1 (hu)
FI (1) FI761315A (hu)
FR (1) FR2311356A1 (hu)
GB (1) GB1529638A (hu)
HU (1) HU182481B (hu)
IN (1) IN156422B (hu)
IT (1) IT1063311B (hu)
MY (1) MY8000079A (hu)
NL (1) NL7604966A (hu)
NO (1) NO761661L (hu)
PL (1) PL116724B1 (hu)
SE (1) SE7505552L (hu)
SU (1) SU755225A3 (hu)
YU (1) YU40281B (hu)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4306286A (en) * 1979-06-29 1981-12-15 International Business Machines Corporation Logic simulation machine
JPS57155666A (en) * 1981-03-20 1982-09-25 Fujitsu Ltd Instruction controlling system of vector processor
SE430199B (sv) * 1982-02-12 1983-10-24 Ellemtel Utvecklings Ab Sett och anordning for att ge identitet at och utpeka en av ett antal funktionsenheter
US4511961A (en) * 1982-04-16 1985-04-16 Ncr Corporation Apparatus for measuring program execution
US4656580A (en) * 1982-06-11 1987-04-07 International Business Machines Corporation Logic simulation machine
JPH0217808Y2 (hu) * 1984-10-29 1990-05-18
JPS6250085U (hu) * 1985-09-14 1987-03-27
US6904480B1 (en) * 1997-12-17 2005-06-07 Intel Corporation Testing a bus using bus specific instructions
US8914615B2 (en) 2011-12-02 2014-12-16 Arm Limited Mapping same logical register specifier for different instruction sets with divergent association to architectural register file using common address format

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3215987A (en) * 1962-06-04 1965-11-02 Sylvania Electric Prod Electronic data processing
US3657705A (en) * 1969-11-12 1972-04-18 Honeywell Inc Instruction translation control with extended address prefix decoding
JPS514381B1 (hu) * 1969-11-24 1976-02-10
US3766532A (en) * 1972-04-28 1973-10-16 Nanodata Corp Data processing system having two levels of program control

Also Published As

Publication number Publication date
FR2311356B1 (hu) 1980-07-11
BE841694A (fr) 1976-09-01
PL116724B1 (en) 1981-06-30
DK214276A (da) 1976-11-15
YU116976A (en) 1982-06-30
NL7604966A (nl) 1976-11-16
EG13391A (en) 1981-03-31
ES447844A1 (es) 1977-07-16
CA1068006A (en) 1979-12-11
JPS5942893B2 (ja) 1984-10-18
NO761661L (hu) 1976-11-16
BR7603014A (pt) 1977-01-11
AR212022A1 (es) 1978-04-28
DD125023A5 (hu) 1977-03-23
SU755225A3 (en) 1980-08-07
DE2619661A1 (de) 1976-12-02
GB1529638A (en) 1978-10-25
IN156422B (hu) 1985-07-27
JPS51140451A (en) 1976-12-03
CH613538A5 (hu) 1979-09-28
US4053947A (en) 1977-10-11
AU510011B2 (en) 1980-06-05
CS219319B2 (en) 1983-03-25
FI761315A (hu) 1976-11-15
MY8000079A (en) 1980-12-31
IT1063311B (it) 1985-02-11
AU1387576A (en) 1977-11-17
FR2311356A1 (fr) 1976-12-10
YU40281B (en) 1985-12-31
SE7505552L (sv) 1976-11-15

Similar Documents

Publication Publication Date Title
US3470542A (en) Modular system design
US6434660B1 (en) Emulating one tape protocol of flash memory to a different type protocol of flash memory
US5608867A (en) Debugging system using virtual storage means, a normal bus cycle and a debugging bus cycle
US3560933A (en) Microprogram control apparatus
US4096565A (en) Integrated circuit data handling apparatus for a data processing system, having a plurality of modes of operation
HU182481B (en) Method and circuit arrangement for the machine execution of the commands of data processing computers
US5592488A (en) Method and apparatus for pipelined multiplexing employing analog delays for a multiport interface
US3728686A (en) Computer memory with improved next word accessing
EP0276794B1 (en) Data input circuit having latch circuit
US4138597A (en) PCM time slot exchange
US4020470A (en) Simultaneous addressing of different locations in a storage unit
US4586162A (en) Bit pattern check circuit
SE435111B (sv) Anordning i ett modulert strukturerat databehandlingssystem for mikroinstruktionsstyrning
US5428801A (en) Data array conversion control system for controlling conversion of data arrays being transferred between two processing systems
KR920010977B1 (ko) 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture)
US5050076A (en) Prefetching queue control system
GB1087576A (en) Communications accumulation and distribution
US5594888A (en) Circuit for speeding up a read operation from a ROM, the ROM serving to store program data corresponding to even-numbered addresses, the circuit including an address generator for generating an incremented address to the ROM
US5687341A (en) Device for speeding up the reading of a memory by a processor
US3995257A (en) Sequential control system
US5175846A (en) Clock device for serial bus derived from an address bit
JPH0773140A (ja) 共用レジスタの回路構造およびそのデータ伝送方法
SU1297069A1 (ru) Устройство дл сопр жени внешних устройств с общей пам тью
JPH0315866B2 (hu)
SU734695A1 (ru) Однокристальный микропроцессор