CS213835B1 - Zapojeni koncového členu s přímým adresováním - Google Patents

Abstract

Vynález se týká bloku koncových členů přímo řízených procesem a řeší jeho zapojení. Je vytvořeno z vazebního bloku, který slouží jako spínač logických signálů. V paměťovém bloku se zaznamenávají povelové signály z procesorů nebo z ovládacích tlačítek. V časovém bloku se zpožůuje začátek logického signálu o nastavený čas. Řidiči blok, doplněný signálními, ovládacími a předvolovacími prvky pro dva převozní stavy, slouží pro ruční řízení a pro úpravu logických signálů. Převodní blok zajišťuje vazbu mezi řízeným pohonem a servopohonem a zajišťuje změnu napěťové a výkonové úrovně logických signálů a jejich galvanické oddělení. Vynálezu, se využije při automatizaci technologických procesů s volně programovatelnými řídicími systémy. Předmět je definován ve dvou bodech, z nichž pivní vystihuje podstatu. Popis je doplněn jedním obrázkem.

Description

Vynález se týká zapojeni koncového členu s přímým adresováním, určeného pro sestavení bloků koncových členů přímo řízených procesorem.

Dosud se běžně užívají zapojení kopcových členů řízených individuálně logickými automaty nebo procesory pomocí specielních výstupních jednotek v procesoru.

Nevýhodou těchto zapojení jest jednak jejich podstatně větší složitost a tudíž vyšší poruchovost a dále vyšší náklady na instalaci i údržbu.

Uvedené navýhody odstraňuje zapojeni koncového členu s přímým adresováním podle vynélezu. Jeho podstata spočívá v tom, že čtvrtý informační vstup vazebního bloku je spojen s prvým informačním výstupem řídicího bloku, jehož čtvrtý povelový výstup je spojen s pátým povelovým vstupem paměťového bloku. Čtvrtý povelový vstup paměťového bloku je spojen se třetím povelovým výstupem řídícího bloku, jehož druhý informační výstup je spojen s pátým informačním vstupem vazebního bloku., Prioritní vstup vazebního bloku je spojen s prvým vstupem zapojení, jahož každý vazební vstup je spojen vždy s odpovídajícím vazebním vstupem vazebního bloku. Každý vazební výstup vazebního bloku je spojen vždy s odpovídajícím vazebním výstupem zapojení, jehož každý povelový výsttro je spojen vždy s odpovídajícím povelovým výstupem převodního bloku. Každý informační vstup převodního bloku je spojen vždy s odpovídajícím informačním vstupem zapojení, jehož druhý a prvý napájecí vstup je spojen vždy s odpovídajícím prvým a druhým napájecím vstupem převodního bloku. Prvý a druhý informační výstup je spojen vždy s odpovídajícím vstupem řídícího bloku, jehož napájecí vstup je spojen se třetím napájecím vstupem zapojení. Druhý sběmicóvý vstup zapojení je spojen s prvým sběmicovým vstupem řídícího bloku, jehož druhý sběmicóvý vstup js spojen se třetím sběmicovým vstupem zapojení. ®trvtý sběrnioový vstup zapojení je spojen se třetím sběmicovým vstupem řídícího bloku, jehož infirmační výstup je spojen s informačním vstupem časového bloku.Informační výstup časového bloku je spojen se třetím informačním vstupem vazebního bloku, jehož každý povelový výstup je vždy spojen s odpovídajícím povelovým vstupem paměťového bloku. Sběrnicový vstup paměťového bloku je spojen s prvým sběmicovým vstupem zapojení, jehož pátý sběmicóvý vstun je spojen s prvým sběmicovým vstupem vazebního bloku. Druhý sběmicóvý vstup vazebního bloku je spojen s šestým sběmicovým vstupem zapojení, jehož sedmý sběmicóvý vstup je spojen se třetím sběmicovým vstupem vazebního bloku. Čtvrtý sběrnicový vstup vatebniho bloku je spojen s osmým sběmicovým vstupem zapojení a prvý a druhý informační vstup vazebního bloku je spojen vždy s odpovídajícím prvým a druhým informačním vstupem paměťového bloku. Prvý a druhý povelový výstup paměťového bloku je spojen vždy s odpovídajícím prvým a druhým povelovým vstupem časového bloku, jehož prvý a druhý povelový výstun je spojen vždy s odpovídajícím prvým a druhým povelovým vstupem řidícíhp bloku. Prvý a druhý povelový výstup řídicího bloku je spojen vždy s odpovídajícím prvým a druhým povelovým vstupem převodního bloku.

Výhodou zapojení koncového členu s přímým adresováním podle vynálezu jest, že je lze použít pro většinu aplikací, že je velmi jednoduché, takže lze několik koncových členů podle vynálezu konstrukčně spojit do jednoho bloku a tím dále zjednodušit jeho řízení a celkové zapojení. Další výhodou jest, že odpadnou vstupní a výstupní převodníky

335 jak v řídícím procesoru tak v koncových členech. Tim se docílí zejména vyšší spolehlivosti, značné úspory prostoru, materiálu a součástí, kabeláže, ranžírování a propojovacích vodičů a tedy se podstatné sníží náklady na instalaci i údržbu.

Příklad zapojení koncového členu s přímým adresováním podle vynálezu je na připojeném blokovém schématu. Jednotlivé bloky zapojení je možno charakterizovat takto :

Vazební blok 100 je v podstatě vícenásobný obousměrný bezkontaktně řízený spínač logických signálů. Zajištuje pomocí jednoduchých logických operací připojení koncového členu na vstupní a výstupní sběrnice procesoru. Lze jej s výhodou realizovat s použitíni dvouvstupových integrovaných hradel s negovaným výstupem a integrovaných invertorů.

Paměťový blok 200 je sekvenční logický obvod, obsahující dva BS klopné obvody a jednoduchý kombinační logický obvod, pro zajištěný prioryty pro jeden řízený stav.

Slouží k záznamu povelových signálů bu3. z procesoru nebo z ovládacího tlačítka, vestavěného v řídícím bloku 4oo, anebo z priorytniho vstupu 85 paměťového bloku 200. Lze jej realizovat s použitím dvou a třívstupových integrovaných hradel s negovaným výstupem a integrovaných invertorů.

Časový blok 300 obsahuje tři vzájemně nezávislé·časové členy, zpožďující začátek logického signálu o nastavený čas. Dva z nich jsou nastaveny pevně a slouží pro vytvoření t.zv. mezireverzačních prodlev řadu desetin vteřiny a třetí slouží pro hlídání časové prodlevy mezi vydaným povelem a odezvou a je s výhodou nastavitelný v několika stupních řádu jednotek až desítek vteřin. Časový blok 3θθ neprovádí žádné logické operace a lze jej realizovat RC obvody ve spojeni s tranzistory.

Šidící blok 400 je kombinačně logický obvod, doplněný o signální, ovládací a předvolovací prvky pro dva provozní stavy. Slouží jednak pro ruční řízení z desky koncového členů a jednak pro úpravu logických signálů mezi řídícím blokem 400 a ostatními bloky zapojení. Lze jej s výhodou realizovat s použitím integrovaných dvou a třívstupových hradel s negovaným výstupem, integrovaných invertorů, svítivých diod, aretačního tlačítka a nožového přepojovače pro předvolbu trvalých či impulzivních povelových signálů.

Převodní blok 500 je v podstatě vazební blok, zajišťující vazby mezi řízeným pohonem či servopohonem, který není na přiloženém blokovém schématu naznačen a koncovým členem, který navíc zajišťuje změnu napěťové a výkonové úrovně logických signálů a jejich galvanické oddělení. Lze jej realizovat s použitím integrovaných převodníků v hybridním provedení a toroidníoh transformátorů.

Propojení jednotlivých bloků zapojení je provedeno takto :

Čtvrtý informační vstup 38 vazebního bloku 100 je spojen s prvým informačním výstupem .78 řídícího bloku 400, jehož čtvrtý povelový výstup 76 je spojen s pátým povelovým vstupem 56 paměťového bloku 200. čtvrtý povelový vstup 55 paměťového bloku 200 je spojen se třetím povelovým výstupem 75 řídícího bloku 400, jehož druhý informační výstup 79 je spojen s pátým informačním vstupem 39 vazebního bloku 100. Prioritní vstup 84 vazebního bloku 100 je spojen s prvým vstupem 184 zapojení, jehož každý vazební vstup 103, 104,

105 3® spojen vždy s odpovídajícím vazebním vstupem 3, 4, 5 vazebního bloku 100. Každý vazební výstup 8, 9, 10, 11 vazebního bloku 100 je spojen vždy s odpovídajícím vazebním výstupem 108, 109, 110, 111 zapojeni, jehož každý povelový výstup 106, 107 j® spojen vždy s odpovídajícím povelovým výstupem 6, 7 převodního bloku 500. Každý informační vstup 1, 2 převodního bloku 500 je spojen vždy s odpovídajioím informačním vstupem 101, 102 zapojení, jehož prvý a druhý napájecí vstup 181, 182 je spojen vždy s odpovídajícím prvým a druhým napájecím vstupem 81, 82 převodního bloku 500. Prvý a druhý informační výstup 91, 92 převodního bloku 500 je spojen vždy s odpovídajícím prvým a druhým informačním vstupem 71, 72 řídícího bloku 400, jehož napájecí vstup 83 je spojen se třetím napájecím vstupem 183 zapojení.Druhý sběmicový vstup 113 zapojení je spojen s prvým sběmicovým vstupem 13 řídícího bloku 400, jehož druhý směrnicový vstup 14 je spojen se třetím sběmicovým vstupem 114 zapojení. Čtvrtý sběmicový vstup 115 zapojení je spojen se třetím sběrnicovým vstupem 15 řídícího bloku 400, jehož informační výstup 63 je spojen s informačním vstupem 53 časového bloku 300. Informační výstpp 43 časového bloku 300 je spojen se třetím informačním vstupem 33 vazebního bloku 100, jehož každý povelový výstup 3*, 35, 36 je spojen vždy s odpovídajícím povelovým vstupem 44, 45, 46 paměťového bloku 200.Sběmicový vstup 18 paměťového bloku 200 je spojen s prvým sběrnicovým vstupem 112 zapojení jehož pátý sběmicový vstup 116 je spojen s prvým sběmicovým vstupem 16 vazebního bloku 100. Druhý sběmicový vstup 17 vazebního bloku 100 je spojen se šestým sběmicovým vstupem 117 zapojení, jehož sedmý sběmicový vstup 118 je spojen se třetím sběmicovým vstupem 18 vazebního bloku 100. čtvrtý sběmicový vstup 19 vazebního bloku 100 je spojen s osmým sběmicovým vstupem 118 zapojení a prvý a druhý informační vstup 31, 32 vazebního bloku 100 je spojen vždy a odpovídajícím prvým a druhým informačním vstupem 41, 42 paměťového bloku 200. Prvý a druhý povelový výstup 47, *8 je spojen vždy s odpovídajícím prvým a druhým povelovým vstupem 57, 58 časového bloku 300, jehož prvý a druhý povelový výscup 51, 52 je spojen vždy s odpovídajícím prvým a druhým povelovým vstupem 61, 62 řídícího bloku 400. Prvý a druhý povelový výstup 73, 74 řídícího bloku 400 je spojen vždy s odpovídajícím prvým a druhým povelovým vstupem 93, 94 převodního bloku 500.

Funkce koncového členu s přímým adresováním podle vynálezu je následující :

Slzený pohon či servopohon je prostřednictvím koncového členu s přímým adresováním možno řídit bu&to nadřazeným procesorem, nebo ručně pomocí aretačniho tlačítka vsstavěnéhm v řídícím bloku 400, anebo prioritně ručně či automaticky pomooí prvého a druhého prioritního vstupu 184, 185 zapojení.

Při řízeni nadřazeným procesorem, který není na přiloženém blokovém schématu naznačen, se povelové signály přivádějí z procesoru do koncového členu sběrnicově na prvý až třetí vazební vstup 103, 104, 105 zapojení, odkud se vedou na prvý až třetí vazební vstup 3,4, 5 vazebního bloku 100, Jde o povelové signály zapnout a stop.

.Tyto povelové signály se v závislosti na řídicím signálu, přiváděném z osmého sběrnicového vstupu 119 zapojení na čtvrtý sběmicový vstup 19 vazebního bloku 100, předávají z prvého až třetího povelového výstupu 34, 35, 36 vazebního bloku 100 na prvý až třetí povelový vstup 44, 45, 46 paměťového bloku 200. Zde se v klopných obvodech typu RS zaznamenávají Odtud pokračuji již jen jako dva trvalé povelové signály zapnout, vypnout , které přecházejí z prvého a druhého povelového výstupu 47, 48 paměťového bloku 200 na prvý a druhý povelový vstup 57« 5® časového bloku 300, kde se zpožďují o mezireverzační čas servopohonů řadu desetin vteřiny. Dále tyto signály přecházejí z prvého a drahého povelového výstupu 51« 52 časového bloku 300 na prvý a druhý povelový vstup 61, 62 řídicího bloku 400. Zde se tyto povelové signály jednak směšují s kmitočtem řádu megahertzů přiváděným na prvý sběmicový vstup 13 řídícího bloku 400 z druhého sběmicového vstupu

113 zapojení a jednak se podle předvolby bu3 časově omezuji vazbou na dosažení odpovídajícího stavu řízeného pohonu či servopohonů, nebo prochází jeko trvalé na prvý a druhý povelový výstup 75» 74 řídicího bloku 400. Odtud jdou na prvý a druhý povelový vstup

95» 94 převodného bloku 500. Z něho vystupují povelové signály napěťově a výkonově zesílené a galvanicky oddělené z jeho prvého a druhého povelového výstupu 6, 7 aa prvý a druhý povelový výstup 106, 107 zapojení a z nich již přímo na převodová povelová relé řízeného pohonu či servopohonů,která nejsou na přiloženém blokovém schématu naznačena.

Obdobně z převodových relé stavů řízeného pohonu či servopohonů, která nejsou rovněž na přiloženém blokovém schématu naznačena, se přivádí informační signály zapnuto , vypnuto na prvý a druhý informační vstup 101, 102 zapojení a z nich na prvý a druhý informační vstup 1,2 převodního bloku 500. Odtud po galvanickém oddělení a napěťové úpravě pokračují z prvého a druhého informačního výstupu 91« 92 převodního bloku 500 na prvý a druhý informační vstup 71» 72 řídicího bloku 400. Zde se jednak využívají pro účely signalizace prostřednictvím vestavěných signálních prvků, a to bu& trvalé nebo kmitavé po smíšení s kmitavým napětím řádu hertzů, přiváděným z třetího sběmicového vstupu

114 zapojení na druhý sběmicový vstup 14 řídícího bloku 400, jednak se využívají pro fičely zkrácení poíelových signálů podle předvolby, jak je uvedeno výše, jednak se logicky zpracovávají pro fičely řízení časového členu pro hlídání časového limitu v časovém bloku 300 prostřednictvím informačního výstupu 63 řídícího bloku 400 a jednak se předávají

Z jeho prvého a druhého informačního výstupu 78, 79 na čtvrtý a pátý informační vstup 58, 59 vazebního bloku 100. Odtud v závislosti na řídících signálech, přiváděných z pátého až sedmého sběmicového vstupu 116, 117, 118 zapojení na prvý až třetí sběmicový vstup 16, 17, 18 vazebního bloku 100, pokračuji dále z jeho druhého a třetího vazebního výstupu 9, 10 na druhý a třetí vazební výstup 109, HO zapojení, odkud jsou vedeny zběmicovým způsobem do nadřazeného procesoru, který není na přiloženém blokovém schématu naznačen.

Ruční aratačním tlačítkem, vestavěným v řídícím bloku 400 je možné, je-li signál na jeho třetím sběmícovém vstupu 15» kam se přivádí ze čtvrtého sběmicového vstupu

115 zapojení. Povelové signály zapnout” , vypnout pak z aretačního tlačítka přicházejí na třetí a čtvrtý povelový výstup 75, 76 řídícího bloku 400, odtud na čtvrtý a pátý povelový vstup 55,56 paměťového bloku 200, odtud již pokračují stejnou cestou jako při řízení z procesoru. _y

Při řízení prioritním předává se pouze jediný povel, obvykle vypnout , a to signálem z prvého a druhého prioritního vstupu 184, 185 zapojení na prioritní vstup 84 vazebního bloku 100 a na priorytni vstup 85 paměťového bloku 200. Signál prioritního vypnutí je účinný vždy a je nadřazen všem ostatním povelovým signálům ručním i automa213835 tickým .

Při řízení procesorem, ručním i prioritním, se do řídícího procesoru τ závislosti na řídících signálech na pátém až sedmém shšrnlcovém vstupu 116, 117, 118 zapojení, odkud přichází na prvý až třetí sběrnlcový vstup 16, 17, 18 vazebního bloku 100, předávají další informační signály· Jsou to jednak dva informační signály o stavu RS klopných obvodů pamětového bloku 200 z jeho prvého a druhého informačního výstupu 41, 42, vedených na prvý a druhý informační vstup 31, 32 vazebního bloku 100, které postupují dále na jeho prvý a Čtvrtý vazební výstup 8, 11. Odtud pokračují na prvý a čtvrtý vazební výstup 108, 111 zapojení a dále sběmicovým způsobem do procesoru. Po stejných vazebních výstupech 108, 111 zapojení se předávají i informační signály o časové prodlevě a prioritním vypnutí, a to z informačního výstupu 43 časového bloku 300 přes třetí vstup 33 vazebního bloku 100 na jeho prvý vazební výstup 8 a z prvého prioritního vstupu 184 zapojení přes prioritní vstup 84 vazebního bloku 100 na jeho čtvrtý vazební výstup 11.

Klopné obvody typu RS v paměťovém bloku 200 se nulují vždy při připojení napájecích napětí koncového členu, a to signálem, přiváděným z prvého sběrnlcového vstupu 112 zapojení na sběrnicový vstup 12 pamětového bloku 200. Na prvý napájecí vstup 81 převodního bloku 500 se přivádí společné napájecí napětí výstupních převodníků z prvého napájecího vstupu 181 zapojení. Na druhý napájecí vstup 82 převodního bloku 500 se přivádí společné napájecí napětí vstupních převodníků převodního bloku 500 z druhého napájecího vstupu 182 zapojení. Na napájecí vstup 83 řídícího bloku 400 se přivádí napájecí napětí signálních prvků řídícího bloku 400 z třetího napájecího vstupu 183 zapojení.

Toto napětí se používá i pro napájení logických integrovaných obvodů všeoh bloků zapojení.

Zapojení koncového členu s přímým adresováním podle vynálezu se využije při automatizaci technologických procesů, prováděnou s použitím volně programovatelných řídících automatizačních systémů.

Claims (2)

1. PŘEDMĚT VYNÁLEZU

   1. Zapojení koncového členu s přímým adresováním, sestávající z pěti bloků, vyznačené tím, že čtvrtý informační vstup (38) vazebního bloku (100) je spojen s prvým informačním výstupem (78) řídícího bloku (400), jehož čtvrtý povelový výetup (76) je spojen s pátým povelovým vstupem (56) pamětového bloku (200) jehož čtvrtý povelový vstup je spojen se třetím povelovým výstupem (75) řídíoího bloku (400) jehož druhý informační výstup (79) je spojen s pátým informačním vstupem (39) vazebního bloku (100), jehož prioritní vstup (84) je spojen s prvým vstupem (184) zapojení, jehož každý vazební vstup (lo3, 104, 105) je spojen vždy s vazebním vstupem (3, 4, 5 ) vazebního bloku (100) jehož každý vazební výstup (8,9,10,11) je spojen vždy s odpovídajícím vazebním výstupem (108, 109, HO, 111,) zapojení, jehož každý povelový výstup ) 106, 107 ) je spojen vždy s odpovídajícím povelovým výstupem (6, 7,) převodního bloku (500), jehož každý informační vstup (1, 2,) je spojen vždy s odpoví213835 dajícím informačním vstupem ) 101, 102, ) zapojení, jehož prvý a druhý napájecí vstup (181,182,) je spojen s odpovídajícím prvým a druhým napájecím vstupem ( 81,

   82,) převodního bloku (500) jehož prvý a druhý informační vstup (91, 92,) je spojen vždy s odpovídájícím prvým a druhým informačním vstupem (71, 72) řídícího bloku(400), jehož napájecí vstup (83) je spojen se třetím napájecím vstupem (183) zapojení, jehož druhý sběrnicový vstup (113) je spojen s prvým sběmicovým vstupem (13) řídícího bloku (400), jehož druhý sběrnicový vstup (14) je spojen se třetím sběmicovým vstupem (114) zapojení, jehož čtvrtý sběrnicový vstup (115) je spojen se třetím sběmicovým vstupem (15) řídícího bloku (400), jehož informační výstup (63) je spojen s informačním vstupem (53) časového bloku (300), jehož informační výstup (43) je spojen se třetím informačním vstupem (33) vazebního bloku (100), jehož každý povelový výstup ( 34, 35» 36» ) je spojen vždy s odpovídajícím povelovým vstupem ( 44, 45, 46, ) pamělového bloku (200), jehož sběrnicový vstup ( 12) je spojen s prvým sběmicovým vstupem (112) zapojení, jehož pátý sběrnicový vstup (116) je spojen s prvým sběmicovým vstupem (16) vazebního bloku (100), jehož druhý sběrnicový vstup (17) je spojen se šestým sběmicovým vstupem (117) zapojení, j^hož sedmý sběrnicový vstup (118) je spojen se třetím sběmicovým vstupem (18) vazebního bloku (100), jehož čtvrtý sběrnicový vstup (19) je spojen s osmým sběmicovým vstupem (118) zapojeni, přičemž prvý tt druhý informační vstup (31, 32,) vazebního bloku (100) je spojen vždy s odpovídajícím prvým a druhým informačním vstupem (41, 42, ) pamělového bloku (200), jehož prvý a druhý povelový výstup (47, 48,) je spojen vždy s odpovídajícím prvým a druhým povelovým vstupem (57, 58,) časového bloku (300), jehož prvý a druhý povelový výstup (51, 52, ) je spojen vždy s odpovídajícím prvým a druhým povelovým vstupem (61, 62, ) řídícího bloku (400), jehož prvý a druhý povelový výstup (73, 74,) je spojen vždy s odpovídajícím prvým a druhým povelovým vstupem (93, 94) převodního bloku (500).
2. 2. Zapojení podle budu 1 vyznačené tím, že prioritní vstup (85) pamělového bloku (200) je spojen s druhým prioritním vstpem (185) zapojení.