CS213299B1

CS213299B1 - Zapojení pro zkoušení procesorových systémů v režimu přerušení

Info

Publication number: CS213299B1
Application number: CS122181A
Authority: CS
Inventors: Jiri Smisek
Original assignee: Jiri Smisek
Priority date: 1981-02-20
Filing date: 1981-02-20
Publication date: 1982-04-09

Description

(54) Zapojení pro zkoušení procesorových systémů v režimu přerušení

Předmětem vynálezu je zapojení, které řeší možnost zkoušeni správné činnosti funkčních modelů procesorových systémů v režimu přerušeni pomoci zařízeni stejného typu.

V praxi velmi rozšířenou procesorovou nebo mikroprocesorovou strukturou je zapojení se společnou komunikační sběrnicí, na kterou jsou paralelné připojeny procesor, operační pamět a interfejsové obvody jednotlivých periférií. Uvažujme například zařízení pro zpracování grafických informací. Procesor nebo mikroprocesor zde plní funkci programovatelného řadiče a perifériemi jsou snímač děrné pásky, kreslicí a technologický stůl a magnetopásková jednotka. Z důvodů efektivní spolupráce procesoru a periférií je zvolen režim přerušeni a režim přímého přístupu do paměti. Pro testování tohoto zařízení je možné vyvinout různé simulátory, což však může být v mnoha případech dosti nákladná práce.

Při oživováni uvedeného systému ve výrobě je výhodnější použít stejného zařízení, které je u výrobce vždy k dispozici. Připojení testovaného zařízení k testujícímu zařízení řeší zapojení pro zkoušení procesorových systémů v režimu přerušení podle vynálezu, jehož podstatou je, že systémová řídicí sběrnice testujícího zařízení je spojena s první svorkou první spojovací desky, jejíž třetí svorka je spojena se třetí svorkou druhé spojovací desky a systémová řídicí sběrnice testovaného zařízení je spojena s první svorkou druhé spojovací desky, přičemž ovládací výstup diagnostického panelu je zapojen na blokovací vstup první spojovací desky a ovládací výstup druhého diagnostického panelu je zapojen na blokovací vstup druhé spojovací desky.

213 299

Výhodou uvedeného zapojení je možnost vzájemného ovládání jednotlivých linek systémových řídicích sběrnic testovaného a testujícího zařízení. Test probíhá dynamicky v prostředí normální funkce zařízení na rozdíl od testerů, kde emulace funkce jednotlivých modulů systému neprobíhá potřebnou rychlostí. Další výhodou je možnost použití jednoho z výrobků po řádném odzkoušení jako normálu pro testování.

Na výkresech, na obr. 1 a 2 je zapojení podle vynálezu, kde je uvedeno vzájemné propojení jednotlivých bloků společně s jejich označením.

Systémová řídicí sběrnice 8 viz obr. 1 testujících zařízení 7 je spojena s první svorkou 10 permanentní paměti £, s první svorkou 20 prvního procesoru 2, s první svorkou 30, první zapisovatelné paměti 3, s první svorkou 40. první interferejsové desky snímače děrné pásky 4, s první svorkou 50 první interferejsové desky kreslicího stolu 5, s první svorkou 60 první interferejsové desky magnetopáskové jednotky 6, s první svorkou 90 první spojovací desky 9 a s první svorkou 120 prvního diagnostického panelu 12. Systémová adresní a datová sběrnice 25 testujícího zařízení 7_ je spojena s druhou svorkou 11 první permanentní paměti 1_, s druhou svorkou 21 prvního procesoru 2, s druhou svorkou 31 první zapisovatelné paměti

2. s druhou svorkou 41 první interferejsové desky snímače děrné pásky 4, s druhou svorkou 51 první interfejsové desky kreslicího stolu 5, s druhou svorkou 61 první interfejsové desky magnetopáskové jednotky 6, a druhou svorkou 91 první spojovací desky 9 a s druhou svorkou 121 prvního diagnostického panelu 12. Ovládací výstup 122 prvního diagnostického panelu 12 je zapojen na blokovací vstup 94 první spojovací desky 9, jejíž třetí svorka 92 je spojena se třetí svorkou 272 druhé spojovací desky 27 a jejíž čtvrtá svorka 93 je spojena se čtvrtou svorkou 273 druhé spojovací desky 27. Systémová řídicí sběrnice 15 testovaného zařízení 24 je spojena s první svorkou 160 druhé permanentní paměti 16, s první svorkou 170 druhého procesoru 17, s první svorkou 180 druhé zapisovatelné paměti 18, s první svorkou 190 druhé interfejsové desky snímače děrné pásky 19, s první svorkou 220 druhé interfejsové desky kreslicího stolu 22, s první svorkou 230 druhé magnetopáskové jednotky 23, s první svorkou 270 druhé spojovací desky 27a s první svorkou 130 druhého diagnostického panelu LJ. Systémová adresní a datová sběrnice 26 testovaného zařízení 24 je spojena s druhou svorkou 161 druhé permanentní paměti 16, s druhou svorkou 171 druhého procesoru 17, s druhou svorkou 181 druhé zapisovatelné paměti 18, s druhou svorkou 191 druhé interfejsové desky snímače děrné pásky 19, s druhou svorkou 221 druhé interfejsové desky kreslicího stolu 22, s druhou svorkou 231 druhé interfejsové desky magnetopáskové jednotky 23, s druhou svorkou 271 druhé spojovací desky 27 a s druhou sfvorkou 131 druhého diagnostického panelu 13. Ovládací výstup 132 druhého diagnostického panelu 13 je spojen s blokovacím vstupem 274 druhé spojovací desky 27.

První linka žádosti 28 systémové řidiči sběrnice 8, viz obr.2 je spojena s výstupem 472 vysílače 47 na první spojovací desce 9. První vstup 470 vysílače 47 je spojen s výstupem 481 přijímače 48 na druhé spojovací desce 27. První linka žádosti 38 systémové řidiči sběrnice 15 je spojena se vstupem 480 přijímače.48. Druhá linka žádosti 29 systémové řídicí sběrnice 8 je spojena s výstupem 492 vysílače 49, jehož první vstup 490 je spojen s výstupem 821 přijímače 82. Druhá linka žádosti 39 systémové řídicí sběrnice 15 je spojena se vstupem 82Ó přijímače 82. První prioritní výstup 240 prvního procesoru 2 je spojen se vstupem 520 přijímače 52, jehož výstup 521 je zapojen na první vstup 540 vysílače 54.

První prioritní výstup 172 druhého procesoru 17 je spojen s výstupem 542 vysílače 54. Druhý prioritní výstup 241 prvního procesoru 2 je spojen se vstupem 530 přijímače 53, jehož výstup 531 je spojen s prvním vstupem 550 vysílače 55. Druhý prioritní výstup 173 druhého procesoru 17 je spojen s výstupem 552 vysílače 55. První výstupní synchronizační linka 32 systémové řídicí sběrnice 8 je spojena s výstupem 562 vysilače 56, jehož první vstup 560 je spojen s výstupem 571 přijímače 57 a s prvním vstupem 580 hradla 58. První výstupní synchronizační linka jÍ2 systémové řídicí sběrnice 15 je spojena se vstupem 570 přijímače 57. Vstupní synchronizační linka 33 systémové řídicí sběrnice 8 je spojena s prvním vstupem 620 přijímače 62 a s výstupem 632 vysílače 63. Výstup 622 přijímače 62 je spojen s prvním vstupem 630 vysílače 63, s prvním vstupem 650 vysílače 65 a s výstupem 642 přijímače 64. Vstupní synchronizační linka 43 systémové řídicí sběrnice 15 je spojena s prvním vstupem 640 přijímače 64 a s výstupem 652 vysílače 65. Výstup 582 hradla 58 je spojen se vstupem 590 prvního zpoždovaclho členu 59, jehož výstup 591 je spojen se vstupem 690 invertoru 69. Výstup 691 invertoru 69 je spojen ή druhým vstupem 651 hradla 65 a s druhým vstupem 621 přijímače 62. Druhá výstupní synchronizační linka 34 systémové řidiči sběrnice 8 je spojena se vstupem 700 přijímače 70, jehož výstup 701 je spojen s druhým vstupem 671 hradla 67 a s ruhým vstupem 711 vysílače 71. Výstup 712 vysílače 71 je spojen s druhou výstupní synchronizační linkou 44 systémové řídicí Sběrnice 15. Výstup 672 hradla 67 je spojen se vstupem 680 druhého zpoždovacího členu 68, jehož výstup je spojen se vstupem 660 invertoru 66. Výstup 661 invertoru 66 je spojen s druhým vstupem 631 vysílače 63 a s druhým vstupem 641 přijímače 64. Blokovací linka 35 systémové řídicí sběrnice 8 je spojena s výstupem 722 vysílače 72, jehož první vstup 720 je spojen s výstupem 731 přijímače 73. Vstup 730 přijímače 73 je spojen s blokovací linkou 45 systémové řídicí sběrnice 15. Nulovací linka 36 systémové řídicí sběrnice 8 je spojena s nastavovacím vstupem 741 klopného obvodu 74, jehož datový vstup 740 je apojen na logickou jedničku. Negovaný výstup 744 je spojen s druhým vstupem 791 přijímače 79 a s druhým vstupem 801 vysílače 80. Přímý výstup 743 klopného obvodu 74 je spojen s druhým vstupem 751 hradla 75, jehož výstup 752 je spojen se vstupem 760 invertoru 76. Výstup 761 invertoru 76 je spojen s druhým vstupem 781 přijímače 78 a s druhým vstupem 811 vysílače 81. Linka obsazení 37 systémové řídicí sběrnice 8 je spojena s prvním vstupem 780 přijímače 78 a s výstupem 802 vysílače 80. Výstup 782 přijímače 78 je spojen s prvním vstupem 800 vysílače 80, s prvním vstupem 810 vysílače 81 a s výstupem 792 přijímače 79. Linka obsazení 46 systémové řídicí sběrnice 15 je spojena s prvním vstupem 790 přijímače 79 a s výstupem 812 vysílače 81. Blokovací linka 35 je spojena s hodinovým vstupem 742 klopného obvodu 74. Blokovací linka 45 je spojena se spouštěcím vstupem 830 monostabilního klopného obvodu 83, jehož výstup 831 je spojen s nulovacím vstupem 745 klopného obvodu 74. Blokovací vstup 94 první spojovací desky 9 je spojen s druhým vstupem 471 vysílače 47, s druhým vstupem 491 vysilače 49, s druhým vstupem 561 vysílače 56, s prvním vstupem 670 hradla 67, s druhým vstupem 721 vysílače 72 a s prvním vstupem 750 hradla 75. Blokovací vstup 274 druhé spojovací desky 27 je spojen s druhým'vstupem 541 vysílače 54, s druhým vstupem 551 vysilače 55, s druhým vstupem 581 hradla 58 a s prvním vstupem 710 vysílače 71. První linka žádosti 28 systémové řídicí sběrnice 8 je spojena s prvním vstupem 242 prvního procesoru 2 a druhá linka žádosti 29 je spojena s druhým vstupem 243 prvního procesoru 2. První linka žádosti 38 systémové řídicí sběrnice 15 je spojena s prvním vstu pem 175 druhého procesoru 17 a druhá linka žádosti 39 je spojena s ruhým vstupem 174 druhého procesoru 17.

213 289

Popis funkce zepejení pedle obr. 1 a 2: Komunikace na sběrnicích má asynchronní charakter.

řízení sběrnic 25. 8 respektive 26, 15 žádá procesor a periférie s režimem přímého přístupu do paměti ne první lince žádosti 28 respektive 38. Ostatní periférie žádají o řízení sběrnic na druhé lince žádosti 29 respektive 39. Povolení k obsazení sběrnice některou ze žádajících periférií dává první procesor 2 signály z prvního prioritního výstupu 240 a z druhého prioritního výstupu 241 a druhý procesor 17 z prvního prioritního výstupu 172 a z druhého prioritního výstupu 173. Prioritní signál z výstupu 241 respektive 173 je sériově zřetězen všemi perifériemi s režimem příméhá přístupu do paměti. Prioritní signál z výstupu 240 respektive 172 je sériově zřetězen všemi ostatními perifériemi s režimem přerušení. Po obdržení prioritního signálu vysílá žádající periférie signál na blokovací linku 35 respektive 45. základě tohoto signálu uvolní první procesor 2 systémovou adresní a datobou sběrnici 25 a systémovou řídicí sběrnici 8 tím, že ukončí vysílání signálu na lince·obsazení 37. Potom tento signál začne vysílat vybraná periférie a ukončí vysílání signálu na blokovací lince 35. Stejný průběh má přerušení i v testovaném zařízení 24. Jedná-li ae o periférii s režimem přímého přístupu do paměti, vyšle tato periférie adresu na adresní linky systémové adresní a datové sběrnice 25 doprovázenou signálem na druhé býstupní synchronizační lince 34 respektive 44. Při operaci zápisu navíc vysílá na datových linkách příslušné datové slevo nebe slabiku. První zapisovatelná paměť £ respektive druhá zapisevstelná pamět 18 vysílá jako odpověá signál na vstupní synchronizační lince 33 respektive £2* se celý proces ukončí tím, že periférie přestane vysílat signál na lince obsazení 37 respektive 46 a první procesor 2 respektive druhý procesor'Ί7 převezme řízení sběrnic. Jedná-li se o periférii s režimem přerušení, vysílá tato periférie signál na první výstupní synchronizační lince 32 respektive 42 společně s adresou vektoru přerušení, kterou umístí na datové linky systémové adresní a datové sběrnice 25 respektive 26. Příkladem této adresy může být instrukce skok do podprogramu na adresu vektoru přerušení příslušné periférie, která se z datových linek sejme do instrukčního registru procesoru. Procesor odpovídá signálem na vstupní synchronizační lince 33 respektive 43. Petom se celý proces ukenčí tím, že periférie přestane vysílat signál na lince obsazeni sběrnice 37 respektive 46 a signál na první výstupní synchronizační lince £2 respektive 42. Spodní hladinou signálu na blokovacích vstupech 94 a 274 lze zrušit propojení systémových řídicích sběrnic 8 a 15. Aktivní signály na jednotlivých linkách sběrnic mají spodní úroveňi neaktivní signály mají herní úroveň. Záporným impulsem na nulovací lince £6 kromě nastavení výchozího stavu systému definuje stav klopného obvodu 74 tak, že na jehe přímém výstupu 743 je herní hladina a na jehe negovaném výstupu 744 je spodní hladina. V první permanentní paměti lev druhé permanentní paměti 16 jsou uloženy stejné nahrávací programy. Pro snímače děrné pásky a kreslicí stély, které jsou na sběrnici připojeny přes příslušné interfeřejsové desky 4.5.19 a 22, je zvolen režim přerušení. U magnetopáskových jednotek, které jeou připojeny na sběrnici přes interfeřejsové desky 6 a 23 probíhá přenos dat v režimu přímého přístupu de paměti a přenes stavových slev v režimu přerušení. Uvažujme, že chceme testovat snímač děrné páaky připojený na druhou interferejseveu desku snímače děrné pásky 19. Testující zařízení £ i testované zařízení 24 vynulujeme. Pomocí nahrávacího prágramu v první permanentní paměti 1, prvníhe procesoru'2 a snímače děrné pásky připejenéhe na první interferejseveu desku snímače děrné pásky £ uložíme testovací program do první zapisovatelné

213 299 paměti £ s první procesor 2 ukončí činnost. Přitom je zrušeno propojení sběrnic spodní hladinou signálů na blokovacích vstupech 94 a 274. Pak realieujeme propojení sběrnic horní hladinou příslušných signálů. Odstartujeme první procesor 2 a ten začne plnit postupně instrukce testu uleženého v první zapisovatelné paměti £. Druhá papisovatelná paměí 18 a první interferejsová deska snímače děrné pásky £ nejseu v tomto přípsdě ve funkci. Pokud se testovací program obrací na snímač děrné pásky, šíří se adresy a data přes druhou svorku 91 a čtvrtou svorku 93 první spojovací desky £ a přes čtvrtou svorku 273 a druhou svorku 271 druhé spojovací desky 27 na systémovou adresní a datovou sběrnicí 26 testovaného zařízení 24» Platnost adres a dat se definuje pomocí signálů na druhé výstupní synchronizační lince 34 systémové řídicí sběrnice 8, která se přenášejí přes přijímač JO a vysílač 21 na druhou výstupní synchronizační linku 44 systémové řídicí sběrnice 15. Druhá interferejsevá deska snímače děrné pásky 19 po provedení operace vysílá signál na vstupní synchronizační linku £2, odkuá se šíří přes přijímač 64. vysílač 63. vstupní synchronizační linku 33 na první svorku 20 prvního procesoru 2. Na vstupech 641 a 631 je horní hladina. Naopak vzhledem k neaktivním hladinám signálů na prvních výstupních synchronizačních linkách 32 a 42 jsou ne vstupech 651 a 621 spodní úrovně signálů. V definovaném místě testovacího programu první procesor 2 provede zápis logické jedničky na příslušné bity stavového registru druhé interferejsové desky snímače děrné pásky 19. které způsobí odstartování snímače a povolení režimu přerušení. Snímač sejme první znak testovací pásky a po ukončení této operace se začne vysílat aktivní signál na druhé lince žádosti 39. Tento signál se šíří přes přijímač 82 a vysílač 49 na druhý vstup 243 prvního procesoru 2. V arbitrátoru se žádost zpracuje a vyvolá žádost na první lince žádosti 28. Vzhledem k tomu, že žádná periférie s režimem přímého přístupu do paměti není v činnosti, zfeké první procesor 2 řízení sběrnice pr© žádající periférii a z prvního prioritního výstupu 240 vysílá signál, který se šíří přes přijímač 52 a vysílač 54 na výstup 542. První prioritní výstup 172 není v tomto případě ve funkci. Po přijetí tohoto signálu na první svorce 190 druhé interferejsové desky snímače děrné pásky 19 proběhne již dříve popsaný proces převzetí řízení sběrnic. Blokovací signál se přitom přenáší přes přijímač 73 a vysíleč 72, výstupní synchronizační signál při přerušení se přenáší přes přijímač 57 a vysílač 56. instrukce skoku do podprogramu se přenáší přes druhou svorku 271 a přes čtvrtou svorku 273 druhé spojovací desky 27 a přes čtvrtou svorku 93 a přes druhou svorku 91 první spojovací desky 9. Neaktivní signál ns lince obsazení 37 se šíří přes přijímač 78 a vysílač 81 na linku obsazení £6. Na vstupech 781 a 811 jsou horní hladiny vzhle— dem k tomu, že jřř i prvním vyslání záporného impulsu na blokovací linku 35 prvním procesorem £ se generuje kladný impuls na hodinovém vstupu 742. který nezmění počáteční stav klopného obvodu 74. Vysláním záporného impulsu na blokovací linku45 z první svorky 190 druhé interferejsové desky snímače děrné pásky 19 se generuje na jeho závěrné hraně z výstupu 831 nulovací záporný impuls, který změní stav klopného obvodu 74 a na vstupech 791.801 se objeví horní hladina na vstupech 781. 811 spodní hladina. Signál odpovědi z prvního procesoru 2 se šíří po vstupní synchronizační lince 33. přes přijímač 62 á vysíleč 65 na první svorku 190 druhé interferejsové desky snímače děrné pásky 19. Na vstupech 621 a 651 je horní hladina vzhledem k aktivní úrovni signálu na první synchronizační lince 42. Po přijetí signálu odpovědi na první svorce 190 druhé interferejsové desky snímače děrné pásky 19 se přestane vysílat aktimní signál na první výstupní synchronizační linku 42 a na linku obsazení 46.

213 299

První zpožďovací člen 59 a druhý zpožďovací člen 68 zaručují spolehlivou funkci obousměrného přepínače signálů na vstupních synchronizačních linkách 33 a 43 při ukončení vysílání sktivnívh hladin na první výstupní synchronizační lince 42 a druhé výstupní synchronizační lince 34. Stavy ns sběrnicích testujícího zařízení 2 a testovaného zařízení 24 se indikují na prvním diagnostickém panelu 12 a na druhém diagnostickém panelu 13. Test kreslicího stolu, který je připojen na druhou interfejsovou deeku kreslicího stolu 22 probíhá podobným způsobem. Test magnetopáskové jednotky, která je připojena na druhou interfejsovou desku magnetopáskové jednotky 23 probíhá rovněž popsaným způsobem pokud se jedná o předání stsvovývh hláěení do procesoru. Přenos dat se liší tím, že se začne vysílst aktivní hladina z první svorky 230 na první linku žádosti 38, která se šíří přes přijímač 48 a vysílač 47 na první linku žádosti 28. Tato žádost se zpracuje v arbitrótoru a po proběhnutí procesu přidělení se začne vysílat signál z druhého prioritního výstupu 241 prvního procesoru 2, který se šíří přes přijímač 53 a vysílač 55 na výetup 552. Druhý prioritní výstup 173 není v tomto případě ve funkci. Po přijetí prioritního signélu ne první svorce 230 se začne vysílat aktivní signál na blokovací lince 45 a proběhne stejný proces převzetí řízení sběrnice jako například u snímače děrné pásky. Místo signálu na první synchronizační lince 42 se však vysílá aktivní signál na druhé synchronizační lince 44 společně s adresou popřípadě i datovým slovem nebo slabikou na systémovou adresní a datovou sběrnici 26. V tomto případě je část druhé zapisovatelné paměti 18 vyhlazená pro data v činnosti. Druhá zapisovetelné pamět 18 vyšle jako odpověď signál na vstupní synchronizační linku 43 e operace se ukončí tím, že se přestanou vysílat aktivní signály na druhou výstupní synchronizační linku 44. na systémovou sdresní a datovou sběrnici 26 a na linku obsazení £6.. Správnou funkci obousměrného přepínače signálů na linkách obsazehí 37 a 46 opět zaručuje klopný obvod 24· Fři testování obvodů arbitrace v druhém procesoru 17 postupujeme tak, že zaměníme pozice první spojovací desky £ a druhé spojo vací desky 27 a pro test použijeme například snímače děrné pásky připojeného k první interfejsové desce snímače děrné pásky £ a magnetopáskové jednotky připojené k první interfejsové desce magnetopáskové jednotky 6. K testu je možno použít i prvního procesoru 2, jestliže výstup 552 vysílače 55 zapojíme ne prioritní vstup druhého procesoru 17 a pro blokovací linky 35.45 ^se realizuje obousměrný přepínač.

Možnost použití zapojení podle obr.1 je při testování jednotlivých funkčních modulů mikroprocesorových systémů nebo k řízení periferií jednoho systému mikroprocesorem z jiného systému. Zapojení podle obr.2 ukazuje příklad realizace a je použitelná v procesorových a v mikroprocesorových systémech s popsaným způsobem spojení na komunikační sběrnici.

Claims

PŘEDMĚT VYNÁLEZU

1. Zapojení pro zkoušení procesorových systémů v režimu přerušení sestávající z testujícího zařízení a z testovaného zařízení, vyznačující se tím, že systémové řídicí sběrnice (8) testujícího zařízení (7) je spojen s první svorkou (90) první spojovací desky (9), jejíž třetí svorka (92) je spojena se třetí svorkou (272) druhé spojovací desky (27) e systémové řídicí sběrnice (15) testovaného zařízení (24) je spojena s první svorkou (270) druhé spojovací desky (27), přičemž ovládací výstup (122) prvního diagnostického panelu (12) je zapojen na blokovací vstup (94) první spojovací desky (9) a ovládací výstup (132) druhého diagnostického panelu (13) je zapojen na blokovací vstup (274) druhé spojovací desky (27).
2. Zapojení podle bodu 1,vyznačující se tím, že prvni linka žádosti (28) systémové řídicí sběrnice (8) je spojena s výstupem (472) vysílače (47) na první spojovací desce (9), první vstup (470) vysílače (47) je spojen s výstupem (481) přijímače (48) na druhé spojovací desce (27), první linka žádosti (38) systémové řídicí sběrnice (15) je spojeno se vstupem (480) přijímače (48), druhá linka žádosti (29) systémové řídicí sběrnice (8) je spojena s výstupem (492) vysílače (49), jehož první vstup (490) je spojen s výstupem (821) přijímače (82), druhá linka žádosti (39) systémové řídicí sběrnice (15) je spojena se vstupem (820) přijímače (82), první prioritní výstup (240) prvního procesoru (2) je spojen se vstupem (520) přijímače (52), jehož výstup (521) je zapojen na první vstup (540) vysílače (54), první prioritní výstup (172) druhého procesoru (17) je spojen s vfetupem (542) vysílače (54), druhý prioritní výstup (241) prvního procesoru (2) je spojen se vstupem (530) přijímače (53) jehož výstup (531) je spojen s prvním vstupem (550) vysílače (55), druhý prioritní výstup ♦

(173) druhého procesoru (17) je spojen s výstupem (552) vysílače (55), první výstupní synchroniza-ční linka (32) systémové řídicí sběrnice (8) je spojena s výstupem (562) vysílače (56), jehož první vstup (560) je spojen s výstupem (571) přijímače (57) a s prvním vstupem (580) hradla (58), první výstupní synchronizační linka (42) systémové řídicí sběrnice (15) je spojena se vstupem (570) přijímače (57), vstupní synchronizační linka (33) systémové řídicí sběrnice (8) je spojena s prvním vstupem (620) přijímače (62) a s výstupem (632) vysílače (63), výstup (622) přijímače (62) je spojen s prvním vstupem (630) vysílače (63), s prvním vstupem (650) vysílače (65) a s výstupem (642) přijímače (64), vstupní synchronizační linka (43) systémové řídicí sběrnice (15) je spojena s prvním vstupem (640) přijímače (64) a s výstupem (652) vysílače (65), výstup (582) hradla (58) je spojen se vstupem (590) prvního zpoždovacího členu (59), jehož výstup (591) je spojen ee vstupem (690) invertoru (69), výstup (691) invertorů (69) je spojen s druhým vstupem (651) hradla (65) a s druhým vstupem (621) přijímače (62), druná výstupní synchronizační linka (34) systémové řídicí sběrnice (8) je spojena se vstupem (700) přijímače (70), jehož výstup (701) je spojen s druhým vstupem (671) hradle (67) a s druhým vstupem (711) vysilače (71), výstup (712) vysílače (71) je spojen s druhou výstupní synchronizační linkou (44) systémové řídicí Sběrnice (15), výstup (672) hradla (67) je spojen se vstupem (680) druhého zpožáovacího členu (68), jehož výstup (681) je spojen se vstupem (660) invertorů (66), výstup (661) invertorů (66) je spojep s druhým vstupem (631) vysilače (63) a s druhým vstupem

213 288 (641) přijímače (64), blokovací linka (35) systémové řídicí sběrnice (8) je spojena s výstupem (722) vysílače (72), jehož první vstup (720) je spojen s výstupem- (731) přijímače (73) a vstup (730) přijímače (73) je spojen s blokovací linkou (45) systémové řídicí sběrnice (15).
3. Zapojení podle bodů 1 a 2, vyznačující se tím, že nulovací linka (36) systémové řídicí sběrnice (8) je spojena s nastavovacím vstupem (741) klopného obvodu (74), jehož datový vstup (740) je zspojen na logickou jedničku, negovaný výstup (744) je spojen s druhým vstupem (791) přijímače (79) a s druhým vstupem (801) vysílače (80), přímý výstup (743) klopného obvodu (74) je spojen s druhým vstupem (751) hradla (75), jehož výstup (752) je spojen -se vstupem (760) invertorů (76), výstup (761) invertorů (76) je spojen s druhým vstupem (781) přijímače (78) a s druhým vstupem (811) vysílače (81), linka obsazení (37) systémové řídicí sběrnice (8) je spojena s prvním vstupem (780) přijímače (78) s s výstupem (802) vysílače (80), výstup (782) přijímače (.78) je spojen s prvním vstupem (800) vysílače (80), s prvním vstupem (810) vysílače (81) a s výstupem (792) přijímače (79), linka obsazení (46) systémové řídicí sběrnice (15) je spojena s prvním vstupem (790) přijímače (79) e s prvním vstupem (812) vysílače (81), blokovací linka (35) je spojena s hodinovým vstupem (742) klopného obvodu (74) a blokovací linka (45) je spojena se spouštěcím vstupem (830) monostabilního klopného obvodu (83), jehož výstup (831) je spojen s nulovacím vstupem (745) klopného obvodu (74).
4. Zapojení podle bodů 1 a 2, vyznačující se tím, že blokovací vstup (94) irvni spojovací desky (9) je spojen s druhým vstupem (471) vysílače (47), s druhým vstupem (491) vysilače (49), s druhým vstupem (561) vysílače (56), s prvním vstupem (670) hradla (67), s druhým vstupem (721) vysílače (72) a s prvním vstupem (750) hradla (75), přičemž blokovací vstup (274) druhé spojovací desky (27) je spojen s druhým vstupem (541) vysílače (54), s druhým vstupem (551) vysílače (55), s druhým vstupem (581) hradla (58) a s prvním vstupem (710) vysílače (71).