CS213299B1 - Connection for testing the processor system in the regime of disconneting - Google Patents
Connection for testing the processor system in the regime of disconneting Download PDFInfo
- Publication number
- CS213299B1 CS213299B1 CS122181A CS122181A CS213299B1 CS 213299 B1 CS213299 B1 CS 213299B1 CS 122181 A CS122181 A CS 122181A CS 122181 A CS122181 A CS 122181A CS 213299 B1 CS213299 B1 CS 213299B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- transmitter
- receiver
- line
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims description 32
- 230000000903 blocking effect Effects 0.000 claims description 19
- 230000002093 peripheral effect Effects 0.000 description 16
- 238000000034 method Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000002452 interceptive effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Description
(54) Zapojení pro zkoušení procesorových systémů v režimu přerušení(54) Wiring for interrupt mode testing of processor systems
Předmětem vynálezu je zapojení, které řeší možnost zkoušeni správné činnosti funkčních modelů procesorových systémů v režimu přerušeni pomoci zařízeni stejného typu.The subject of the invention is a circuit that solves the possibility of testing the correct operation of functional models of processor systems in the interruption mode by means of devices of the same type.
V praxi velmi rozšířenou procesorovou nebo mikroprocesorovou strukturou je zapojení se společnou komunikační sběrnicí, na kterou jsou paralelné připojeny procesor, operační pamět a interfejsové obvody jednotlivých periférií. Uvažujme například zařízení pro zpracování grafických informací. Procesor nebo mikroprocesor zde plní funkci programovatelného řadiče a perifériemi jsou snímač děrné pásky, kreslicí a technologický stůl a magnetopásková jednotka. Z důvodů efektivní spolupráce procesoru a periférií je zvolen režim přerušeni a režim přímého přístupu do paměti. Pro testování tohoto zařízení je možné vyvinout různé simulátory, což však může být v mnoha případech dosti nákladná práce.In practice, a widespread processor or microprocessor structure is wiring with a common communication bus to which the processor, memory and interface circuits of individual peripherals are connected in parallel. For example, consider a graphics processing device. Here, the processor or microprocessor functions as a programmable controller and the peripherals are a punch tape sensor, a drawing and process table, and a magnetic tape unit. The interrupt mode and the direct memory access mode are selected for efficient processor / peripheral cooperation. Various simulators can be developed to test this device, but in many cases it can be quite expensive.
Při oživováni uvedeného systému ve výrobě je výhodnější použít stejného zařízení, které je u výrobce vždy k dispozici. Připojení testovaného zařízení k testujícímu zařízení řeší zapojení pro zkoušení procesorových systémů v režimu přerušení podle vynálezu, jehož podstatou je, že systémová řídicí sběrnice testujícího zařízení je spojena s první svorkou první spojovací desky, jejíž třetí svorka je spojena se třetí svorkou druhé spojovací desky a systémová řídicí sběrnice testovaného zařízení je spojena s první svorkou druhé spojovací desky, přičemž ovládací výstup diagnostického panelu je zapojen na blokovací vstup první spojovací desky a ovládací výstup druhého diagnostického panelu je zapojen na blokovací vstup druhé spojovací desky.When reviving said system in production, it is preferable to use the same equipment that is always available from the manufacturer. The connection of the test device to the test device solves the interruption mode testing of processor systems in accordance with the invention, the principle being that the system control bus of the test device is connected to the first terminal of the first connector board, the third terminal is connected to the third terminal of the second connector board and the control bus of the device under test is coupled to the first terminal of the second connector board, wherein the control output of the diagnostic panel is connected to the blocking input of the first connector board and the control output of the second diagnostic panel is connected to the blocking input of the second connector board.
213 299213 299
Výhodou uvedeného zapojení je možnost vzájemného ovládání jednotlivých linek systémových řídicích sběrnic testovaného a testujícího zařízení. Test probíhá dynamicky v prostředí normální funkce zařízení na rozdíl od testerů, kde emulace funkce jednotlivých modulů systému neprobíhá potřebnou rychlostí. Další výhodou je možnost použití jednoho z výrobků po řádném odzkoušení jako normálu pro testování.The advantage of this connection is the possibility of mutual control of individual lines of the system control buses of the tested and testing equipment. The test runs dynamically in an environment of normal device operation, unlike testers, where the emulation of individual system modules does not run at the required speed. Another advantage is the possibility of using one of the products after proper testing as normal for testing.
Na výkresech, na obr. 1 a 2 je zapojení podle vynálezu, kde je uvedeno vzájemné propojení jednotlivých bloků společně s jejich označením.1 and 2 show the circuit according to the invention, where the interconnection of the individual blocks together with their designation is shown.
Systémová řídicí sběrnice 8 viz obr. 1 testujících zařízení 7 je spojena s první svorkou 10 permanentní paměti £, s první svorkou 20 prvního procesoru 2, s první svorkou 30, první zapisovatelné paměti 3, s první svorkou 40. první interferejsové desky snímače děrné pásky 4, s první svorkou 50 první interferejsové desky kreslicího stolu 5, s první svorkou 60 první interferejsové desky magnetopáskové jednotky 6, s první svorkou 90 první spojovací desky 9 a s první svorkou 120 prvního diagnostického panelu 12. Systémová adresní a datová sběrnice 25 testujícího zařízení 7_ je spojena s druhou svorkou 11 první permanentní paměti 1_, s druhou svorkou 21 prvního procesoru 2, s druhou svorkou 31 první zapisovatelné pamětiThe system control bus 8 (FIG. 1) of the test devices 7 is connected to the first terminal 10 of the permanent memory 8, to the first terminal 20 of the first processor 2, to the first terminal 30, the first writable memory 3, to the first terminal 40 4, with the first terminal 50 of the first drawing board 5, with the first terminal 60 of the first interfering board of the magnetic tape unit 6, with the first terminal 90 of the first bonding board 9 and with the first terminal 120 of the first diagnostic panel 12. is connected to the second terminal 11 of the first non-volatile memory 7, to the second terminal 21 of the first processor 2, to the second terminal 31 of the first writable memory
2. s druhou svorkou 41 první interferejsové desky snímače děrné pásky 4, s druhou svorkou 51 první interfejsové desky kreslicího stolu 5, s druhou svorkou 61 první interfejsové desky magnetopáskové jednotky 6, a druhou svorkou 91 první spojovací desky 9 a s druhou svorkou 121 prvního diagnostického panelu 12. Ovládací výstup 122 prvního diagnostického panelu 12 je zapojen na blokovací vstup 94 první spojovací desky 9, jejíž třetí svorka 92 je spojena se třetí svorkou 272 druhé spojovací desky 27 a jejíž čtvrtá svorka 93 je spojena se čtvrtou svorkou 273 druhé spojovací desky 27. Systémová řídicí sběrnice 15 testovaného zařízení 24 je spojena s první svorkou 160 druhé permanentní paměti 16, s první svorkou 170 druhého procesoru 17, s první svorkou 180 druhé zapisovatelné paměti 18, s první svorkou 190 druhé interfejsové desky snímače děrné pásky 19, s první svorkou 220 druhé interfejsové desky kreslicího stolu 22, s první svorkou 230 druhé magnetopáskové jednotky 23, s první svorkou 270 druhé spojovací desky 27a s první svorkou 130 druhého diagnostického panelu LJ. Systémová adresní a datová sběrnice 26 testovaného zařízení 24 je spojena s druhou svorkou 161 druhé permanentní paměti 16, s druhou svorkou 171 druhého procesoru 17, s druhou svorkou 181 druhé zapisovatelné paměti 18, s druhou svorkou 191 druhé interfejsové desky snímače děrné pásky 19, s druhou svorkou 221 druhé interfejsové desky kreslicího stolu 22, s druhou svorkou 231 druhé interfejsové desky magnetopáskové jednotky 23, s druhou svorkou 271 druhé spojovací desky 27 a s druhou sfvorkou 131 druhého diagnostického panelu 13. Ovládací výstup 132 druhého diagnostického panelu 13 je spojen s blokovacím vstupem 274 druhé spojovací desky 27.2. with a second terminal 41 of the first punch tape sensor 4, a second terminal 51 of the drawing board interface 5, a second terminal 61 of the first tape board 6, a second terminal 91 of the first bonding board 9, and a second terminal 121 of the first diagnostic The control output 122 of the first diagnostic panel 12 is connected to the blocking input 94 of the first connecting plate 9, the third terminal 92 of which is connected to the third terminal 272 of the second connecting plate 27 and whose fourth terminal 93 is connected to the fourth terminal 273 of the second connecting plate 27. The system control bus 15 of the test device 24 is coupled to the first terminal 160 of the second non-volatile memory 16, to the first terminal 170 of the second processor 17, to the first terminal 180 of the second writable memory 18, to the first terminal 190 of the second interface board clip 220 of the other drawing board interface board 22, with a first terminal 230 of the second magnetic tape unit 23, with a first terminal 270 of the second connecting plate 27a with a first terminal 130 of the second diagnostic panel 11. The system address and data bus 26 of the test device 24 is coupled to the second terminal 161 of the second non-volatile memory 16, the second terminal 171 of the second processor 17, the second terminal 181 of the second writable memory 18, the second terminal 191 of the second interface board a second terminal 221 of the second drawing board interface 22, a second terminal 231 of the second interface board of the magnetic tape unit 23, a second terminal 271 of the second connecting board 27 and a second terminal 131 of the second diagnostic panel 13. The control output 132 of the second diagnostic panel 13 is coupled to the blocking input 274 of the second connecting plate 27.
První linka žádosti 28 systémové řidiči sběrnice 8, viz obr.2 je spojena s výstupem 472 vysílače 47 na první spojovací desce 9. První vstup 470 vysílače 47 je spojen s výstupem 481 přijímače 48 na druhé spojovací desce 27. První linka žádosti 38 systémové řidiči sběrnice 15 je spojena se vstupem 480 přijímače.48. Druhá linka žádosti 29 systémové řídicí sběrnice 8 je spojena s výstupem 492 vysílače 49, jehož první vstup 490 je spojen s výstupem 821 přijímače 82. Druhá linka žádosti 39 systémové řídicí sběrnice 15 je spojena se vstupem 82Ó přijímače 82. První prioritní výstup 240 prvního procesoru 2 je spojen se vstupem 520 přijímače 52, jehož výstup 521 je zapojen na první vstup 540 vysílače 54.The first request line 28 of the system bus driver 8, see FIG. 2, is coupled to the output 472 of the transmitter 47 on the first connection board 9. The first input 470 of the transmitter 47 is connected to the output 481 of the receiver 48 on the second connection board 27. the bus 15 is connected to the input 480 of the receiver 48. The second system control bus request line 29 is coupled to the output 492 of the transmitter 49 whose first input 490 is coupled to the output 821 of the receiver 82. The second system control bus request line 39 is coupled to the receiver input 82O of the receiver 82. 2 is coupled to input 520 of receiver 52, output 521 of which is coupled to first input 540 of transmitter 54.
První prioritní výstup 172 druhého procesoru 17 je spojen s výstupem 542 vysílače 54. Druhý prioritní výstup 241 prvního procesoru 2 je spojen se vstupem 530 přijímače 53, jehož výstup 531 je spojen s prvním vstupem 550 vysílače 55. Druhý prioritní výstup 173 druhého procesoru 17 je spojen s výstupem 552 vysílače 55. První výstupní synchronizační linka 32 systémové řídicí sběrnice 8 je spojena s výstupem 562 vysilače 56, jehož první vstup 560 je spojen s výstupem 571 přijímače 57 a s prvním vstupem 580 hradla 58. První výstupní synchronizační linka jÍ2 systémové řídicí sběrnice 15 je spojena se vstupem 570 přijímače 57. Vstupní synchronizační linka 33 systémové řídicí sběrnice 8 je spojena s prvním vstupem 620 přijímače 62 a s výstupem 632 vysílače 63. Výstup 622 přijímače 62 je spojen s prvním vstupem 630 vysílače 63, s prvním vstupem 650 vysílače 65 a s výstupem 642 přijímače 64. Vstupní synchronizační linka 43 systémové řídicí sběrnice 15 je spojena s prvním vstupem 640 přijímače 64 a s výstupem 652 vysílače 65. Výstup 582 hradla 58 je spojen se vstupem 590 prvního zpoždovaclho členu 59, jehož výstup 591 je spojen se vstupem 690 invertoru 69. Výstup 691 invertoru 69 je spojen ή druhým vstupem 651 hradla 65 a s druhým vstupem 621 přijímače 62. Druhá výstupní synchronizační linka 34 systémové řidiči sběrnice 8 je spojena se vstupem 700 přijímače 70, jehož výstup 701 je spojen s druhým vstupem 671 hradla 67 a s ruhým vstupem 711 vysílače 71. Výstup 712 vysílače 71 je spojen s druhou výstupní synchronizační linkou 44 systémové řídicí Sběrnice 15. Výstup 672 hradla 67 je spojen se vstupem 680 druhého zpoždovacího členu 68, jehož výstup je spojen se vstupem 660 invertoru 66. Výstup 661 invertoru 66 je spojen s druhým vstupem 631 vysílače 63 a s druhým vstupem 641 přijímače 64. Blokovací linka 35 systémové řídicí sběrnice 8 je spojena s výstupem 722 vysílače 72, jehož první vstup 720 je spojen s výstupem 731 přijímače 73. Vstup 730 přijímače 73 je spojen s blokovací linkou 45 systémové řídicí sběrnice 15. Nulovací linka 36 systémové řídicí sběrnice 8 je spojena s nastavovacím vstupem 741 klopného obvodu 74, jehož datový vstup 740 je apojen na logickou jedničku. Negovaný výstup 744 je spojen s druhým vstupem 791 přijímače 79 a s druhým vstupem 801 vysílače 80. Přímý výstup 743 klopného obvodu 74 je spojen s druhým vstupem 751 hradla 75, jehož výstup 752 je spojen se vstupem 760 invertoru 76. Výstup 761 invertoru 76 je spojen s druhým vstupem 781 přijímače 78 a s druhým vstupem 811 vysílače 81. Linka obsazení 37 systémové řídicí sběrnice 8 je spojena s prvním vstupem 780 přijímače 78 a s výstupem 802 vysílače 80. Výstup 782 přijímače 78 je spojen s prvním vstupem 800 vysílače 80, s prvním vstupem 810 vysílače 81 a s výstupem 792 přijímače 79. Linka obsazení 46 systémové řídicí sběrnice 15 je spojena s prvním vstupem 790 přijímače 79 a s výstupem 812 vysílače 81. Blokovací linka 35 je spojena s hodinovým vstupem 742 klopného obvodu 74. Blokovací linka 45 je spojena se spouštěcím vstupem 830 monostabilního klopného obvodu 83, jehož výstup 831 je spojen s nulovacím vstupem 745 klopného obvodu 74. Blokovací vstup 94 první spojovací desky 9 je spojen s druhým vstupem 471 vysílače 47, s druhým vstupem 491 vysilače 49, s druhým vstupem 561 vysílače 56, s prvním vstupem 670 hradla 67, s druhým vstupem 721 vysílače 72 a s prvním vstupem 750 hradla 75. Blokovací vstup 274 druhé spojovací desky 27 je spojen s druhým'vstupem 541 vysílače 54, s druhým vstupem 551 vysilače 55, s druhým vstupem 581 hradla 58 a s prvním vstupem 710 vysílače 71. První linka žádosti 28 systémové řídicí sběrnice 8 je spojena s prvním vstupem 242 prvního procesoru 2 a druhá linka žádosti 29 je spojena s druhým vstupem 243 prvního procesoru 2. První linka žádosti 38 systémové řídicí sběrnice 15 je spojena s prvním vstu pem 175 druhého procesoru 17 a druhá linka žádosti 39 je spojena s ruhým vstupem 174 druhého procesoru 17.The first priority output 172 of the second processor 17 is coupled to the output 542 of the transmitter 54. The second priority output 241 of the first processor 2 is coupled to the input 530 of the receiver 53 whose output 531 is coupled to the first input 550 of the transmitter 55. connected to the output 552 of the transmitter 55. The first output sync line 32 of the system control bus 8 is coupled to the output 562 of the transmitter 56 whose first input 560 is coupled to the output 571 of the receiver 57 and the first input 580 of the gate 58. 15 is coupled to receiver input 570. System control bus 8 input sync line 33 is coupled to receiver first input 620 and transmitter output 632. Receiver output 622 is coupled to transmitter first input 630, transmitter first input 650. and with receiver output 642 64. Input sync The ronization line 43 of the system control bus 15 is connected to the first input 640 of the receiver 64 and the output 652 of the transmitter 65. The gate output 582 is connected to the input 590 of the first delay member 59 whose output 591 is connected to the input 690 of the inverter 69. is connected to the second gate input 651 and the second input 621 of the receiver 62. The second output synchronization line 34 of the system bus driver 8 is connected to the input 700 of the receiver 70 whose output 701 is connected to the second gate input 671 and the transmitter 711. The output 712 of the transmitter 71 is connected to the second output synchronization line 44 of the system control bus 15. The gate output 672 is coupled to the input 680 of the second delay member 68, the output of which is coupled to the input 660 of the inverter 66. 631 of the transmitter 63 and with the second input 641 of the receiver 64. The interlock line 35 of the system The control input 8 is connected to the output 722 of the transmitter 72, whose first input 720 is connected to the output 731 of the receiver 73. The input 730 of the receiver 73 is connected to the interlock line 45 of the system control bus 15. an input 741 of a flip-flop 74 whose data input 740 is connected to a logical one. The negated output 744 is connected to the second input 791 of the receiver 79 and the second input 801 of the transmitter 80. The direct output 743 of the flip-flop 74 is connected to the second input 751 of the gate 75 whose output 752 is connected to the input 760 of the inverter 76. with the second input 781 of the receiver 78 and the second input 811 of the transmitter 81. The bus control line 37 is connected to the first input 780 of the receiver 78 and the output 802 of the transmitter 80. The output 782 of the receiver 78 is connected to the first input 800 of the transmitter 80, the first input The transmitter control line 15 is connected to the first input 790 of the receiver 79 and the output 812 of the transmitter 81. The interlock line 35 is connected to the clock input 742 of the flip-flop 74. The interlock line 45 is connected to the start trigger. the input 830 of the monostable flip-flop 83, whose output 831 is coupled to a reset input The blocking input 94 of the first connecting plate 9 is connected to the second input 471 of the transmitter 47, the second input 491 of the transmitter 49, the second input 561 of the transmitter 56, the first input 670 of the gate 67, the second input 721 of the transmitter 72 and the first gate input 750. The blocking input 274 of the second connector plate 27 is coupled to the second input 541 of the transmitter 54, the second input 551 of the transmitter 55, the second input 581 of the gate 58 and the first input 710 of the transmitter 71. 8 is connected to the first input 242 of the first processor 2 and the second request line 29 is connected to the second input 243 of the first processor 2. The first request line 38 of the system control bus 15 is connected to the first input 175 of the second processor 17 and the second request line 39 with a second input 174 of the second processor 17.
213 289213 289
Popis funkce zepejení pedle obr. 1 a 2: Komunikace na sběrnicích má asynchronní charakter.1 and 2: The communication on the buses is asynchronous.
řízení sběrnic 25. 8 respektive 26, 15 žádá procesor a periférie s režimem přímého přístupu do paměti ne první lince žádosti 28 respektive 38. Ostatní periférie žádají o řízení sběrnic na druhé lince žádosti 29 respektive 39. Povolení k obsazení sběrnice některou ze žádajících periférií dává první procesor 2 signály z prvního prioritního výstupu 240 a z druhého prioritního výstupu 241 a druhý procesor 17 z prvního prioritního výstupu 172 a z druhého prioritního výstupu 173. Prioritní signál z výstupu 241 respektive 173 je sériově zřetězen všemi perifériemi s režimem příméhá přístupu do paměti. Prioritní signál z výstupu 240 respektive 172 je sériově zřetězen všemi ostatními perifériemi s režimem přerušení. Po obdržení prioritního signálu vysílá žádající periférie signál na blokovací linku 35 respektive 45. základě tohoto signálu uvolní první procesor 2 systémovou adresní a datobou sběrnici 25 a systémovou řídicí sběrnici 8 tím, že ukončí vysílání signálu na lince·obsazení 37. Potom tento signál začne vysílat vybraná periférie a ukončí vysílání signálu na blokovací lince 35. Stejný průběh má přerušení i v testovaném zařízení 24. Jedná-li ae o periférii s režimem přímého přístupu do paměti, vyšle tato periférie adresu na adresní linky systémové adresní a datové sběrnice 25 doprovázenou signálem na druhé býstupní synchronizační lince 34 respektive 44. Při operaci zápisu navíc vysílá na datových linkách příslušné datové slevo nebe slabiku. První zapisovatelná paměť £ respektive druhá zapisevstelná pamět 18 vysílá jako odpověá signál na vstupní synchronizační lince 33 respektive £2* se celý proces ukončí tím, že periférie přestane vysílat signál na lince obsazení 37 respektive 46 a první procesor 2 respektive druhý procesor'Ί7 převezme řízení sběrnic. Jedná-li se o periférii s režimem přerušení, vysílá tato periférie signál na první výstupní synchronizační lince 32 respektive 42 společně s adresou vektoru přerušení, kterou umístí na datové linky systémové adresní a datové sběrnice 25 respektive 26. Příkladem této adresy může být instrukce skok do podprogramu na adresu vektoru přerušení příslušné periférie, která se z datových linek sejme do instrukčního registru procesoru. Procesor odpovídá signálem na vstupní synchronizační lince 33 respektive 43. Petom se celý proces ukenčí tím, že periférie přestane vysílat signál na lince obsazeni sběrnice 37 respektive 46 a signál na první výstupní synchronizační lince £2 respektive 42. Spodní hladinou signálu na blokovacích vstupech 94 a 274 lze zrušit propojení systémových řídicích sběrnic 8 a 15. Aktivní signály na jednotlivých linkách sběrnic mají spodní úroveňi neaktivní signály mají herní úroveň. Záporným impulsem na nulovací lince £6 kromě nastavení výchozího stavu systému definuje stav klopného obvodu 74 tak, že na jehe přímém výstupu 743 je herní hladina a na jehe negovaném výstupu 744 je spodní hladina. V první permanentní paměti lev druhé permanentní paměti 16 jsou uloženy stejné nahrávací programy. Pro snímače děrné pásky a kreslicí stély, které jsou na sběrnici připojeny přes příslušné interfeřejsové desky 4.5.19 a 22, je zvolen režim přerušení. U magnetopáskových jednotek, které jeou připojeny na sběrnici přes interfeřejsové desky 6 a 23 probíhá přenos dat v režimu přímého přístupu de paměti a přenes stavových slev v režimu přerušení. Uvažujme, že chceme testovat snímač děrné páaky připojený na druhou interferejseveu desku snímače děrné pásky 19. Testující zařízení £ i testované zařízení 24 vynulujeme. Pomocí nahrávacího prágramu v první permanentní paměti 1, prvníhe procesoru'2 a snímače děrné pásky připejenéhe na první interferejseveu desku snímače děrné pásky £ uložíme testovací program do první zapisovatelnébus control 25. 8 and 26, 15 respectively request processor and peripherals with direct memory access mode on the first request line 28 and 38 respectively. Other peripherals request bus control on the second request line 29 and 39, respectively. the first processor 2 signals from the first priority output 240 and the second priority output 241 and the second processor 17 from the first priority output 172 and the second priority output 173. The priority signal from the outputs 241 and 173, respectively, is serially concatenated by all peripherals with direct memory access mode. The priority signal from outputs 240 and 172, respectively, is serially concatenated by all other interrupt mode peripherals. Upon receiving the priority signal, the requesting peripheral transmits a signal to the blocking lines 35 and 45. respectively, releasing the first processor 2 by the system address and data bus 25 and the system control bus 8 by terminating transmission of the bus line 37. Then this signal starts transmitting If the device is a direct access memory device, it sends the address to the address lines of the system address and data bus 25 accompanied by the signal on the selected device. In addition, in the write operation, the corresponding data discount or syllable is transmitted on the data lines. The first writable memory 6 and the second writable memory 18, respectively, transmit in response to the signal on the input synchronization line 33 and 62, respectively, the process is terminated by stopping the peripheral signal from the occupation lines 37 and 46 respectively. bus. If it is a peripheral with an interrupt mode, the peripheral sends a signal on the first output sync line 32 and 42, respectively, along with the interrupt vector address, which it places on the system address and data bus 25 and 26 data lines, respectively. subroutine to the address of the interrupt vector of the peripheral that is scanned from the data lines into the instruction register of the processor. The processor responds with signals on input sync line 33 and 43. Petom, the whole process is cut off by stopping the peripheral signal from bus bus line 37 and 46 and signal on first output sync line 42 and 42 respectively. 274 the system control buses 8 and 15 can be disconnected. The active signals on the individual bus lines have lower levels and the inactive signals have a game level. A negative pulse on the reset line 86, in addition to setting the system default state, defines the state of the flip-flop 74 so that on the straight output 743 there is a game level and on the negative output 744 there is a bottom level. The same recording programs are stored in the first non-volatile memory 16 of the second non-volatile memory 16. Interrupt mode is selected for punch tape sensors and drawing sheets that are connected to the bus via the appropriate interface boards 4.5.19 and 22. Magnetic tape units that are connected to the bus via the interface boards 6 and 23 transfer data in the direct access memory mode and transfer the status discounts in the interrupt mode. Consider that we want to test the punch lever sensor connected to the second punch tape sensor plate 19. We reset the test device 6 and the test device 24. Using the recording program in the first non-volatile memory 1, the first processor 12 and the punch tape reader connected to the first punch tape reader board, we save the test program to the first writable
213 299 paměti £ s první procesor 2 ukončí činnost. Přitom je zrušeno propojení sběrnic spodní hladinou signálů na blokovacích vstupech 94 a 274. Pak realieujeme propojení sběrnic horní hladinou příslušných signálů. Odstartujeme první procesor 2 a ten začne plnit postupně instrukce testu uleženého v první zapisovatelné paměti £. Druhá papisovatelná paměí 18 a první interferejsová deska snímače děrné pásky £ nejseu v tomto přípsdě ve funkci. Pokud se testovací program obrací na snímač děrné pásky, šíří se adresy a data přes druhou svorku 91 a čtvrtou svorku 93 první spojovací desky £ a přes čtvrtou svorku 273 a druhou svorku 271 druhé spojovací desky 27 na systémovou adresní a datovou sběrnicí 26 testovaného zařízení 24» Platnost adres a dat se definuje pomocí signálů na druhé výstupní synchronizační lince 34 systémové řídicí sběrnice 8, která se přenášejí přes přijímač JO a vysílač 21 na druhou výstupní synchronizační linku 44 systémové řídicí sběrnice 15. Druhá interferejsevá deska snímače děrné pásky 19 po provedení operace vysílá signál na vstupní synchronizační linku £2, odkuá se šíří přes přijímač 64. vysílač 63. vstupní synchronizační linku 33 na první svorku 20 prvního procesoru 2. Na vstupech 641 a 631 je horní hladina. Naopak vzhledem k neaktivním hladinám signálů na prvních výstupních synchronizačních linkách 32 a 42 jsou ne vstupech 651 a 621 spodní úrovně signálů. V definovaném místě testovacího programu první procesor 2 provede zápis logické jedničky na příslušné bity stavového registru druhé interferejsové desky snímače děrné pásky 19. které způsobí odstartování snímače a povolení režimu přerušení. Snímač sejme první znak testovací pásky a po ukončení této operace se začne vysílat aktivní signál na druhé lince žádosti 39. Tento signál se šíří přes přijímač 82 a vysílač 49 na druhý vstup 243 prvního procesoru 2. V arbitrátoru se žádost zpracuje a vyvolá žádost na první lince žádosti 28. Vzhledem k tomu, že žádná periférie s režimem přímého přístupu do paměti není v činnosti, zfeké první procesor 2 řízení sběrnice pr© žádající periférii a z prvního prioritního výstupu 240 vysílá signál, který se šíří přes přijímač 52 a vysílač 54 na výstup 542. První prioritní výstup 172 není v tomto případě ve funkci. Po přijetí tohoto signálu na první svorce 190 druhé interferejsové desky snímače děrné pásky 19 proběhne již dříve popsaný proces převzetí řízení sběrnic. Blokovací signál se přitom přenáší přes přijímač 73 a vysíleč 72, výstupní synchronizační signál při přerušení se přenáší přes přijímač 57 a vysílač 56. instrukce skoku do podprogramu se přenáší přes druhou svorku 271 a přes čtvrtou svorku 273 druhé spojovací desky 27 a přes čtvrtou svorku 93 a přes druhou svorku 91 první spojovací desky 9. Neaktivní signál ns lince obsazení 37 se šíří přes přijímač 78 a vysílač 81 na linku obsazení £6. Na vstupech 781 a 811 jsou horní hladiny vzhle— dem k tomu, že jřř i prvním vyslání záporného impulsu na blokovací linku 35 prvním procesorem £ se generuje kladný impuls na hodinovém vstupu 742. který nezmění počáteční stav klopného obvodu 74. Vysláním záporného impulsu na blokovací linku45 z první svorky 190 druhé interferejsové desky snímače děrné pásky 19 se generuje na jeho závěrné hraně z výstupu 831 nulovací záporný impuls, který změní stav klopného obvodu 74 a na vstupech 791.801 se objeví horní hladina na vstupech 781. 811 spodní hladina. Signál odpovědi z prvního procesoru 2 se šíří po vstupní synchronizační lince 33. přes přijímač 62 á vysíleč 65 na první svorku 190 druhé interferejsové desky snímače děrné pásky 19. Na vstupech 621 a 651 je horní hladina vzhledem k aktivní úrovni signálu na první synchronizační lince 42. Po přijetí signálu odpovědi na první svorce 190 druhé interferejsové desky snímače děrné pásky 19 se přestane vysílat aktimní signál na první výstupní synchronizační linku 42 a na linku obsazení 46.213 299 of memory 8 with first processor 2 terminates operation. In this case, the low-level bus connection at the blocking inputs 94 and 274 is canceled. Then, the high-level bus connection of the respective signals is realized. We start the first processor 2 and it starts to fulfill the test instructions stored in the first writable memory 6 gradually. The second writable memory 18 and the first interfere plate of the punch tape sensor 6 are not in operation in this case. When the test program is directed to the punch tape sensor, the addresses and data are propagated through the second terminal 91 and fourth terminal 93 of the first junction plate 8 and through the fourth terminal 273 and second terminal 271 of the second junction plate 27 to the system address and data bus 26 of the test device 24. The validity of the addresses and data is defined by the signals on the second output sync line 34 of the system control bus 8, which are transmitted via the receiver 10 and the transmitter 21 to the second output sync line 44 of the system control bus 15. transmits a signal to the input sync line 52, and propagates through the receiver 64. the transmitter 63. the input sync line 33 to the first terminal 20 of the first processor 2. At the inputs 641 and 631 there is an upper level. Conversely, due to the inactive signal levels at the first output sync lines 32 and 42, the lower signal inputs 651 and 621 are not. At the defined location of the test program, the first processor 2 writes a logical one to the respective status register bits of the second interfering plate of the punch tape sensor 19, which causes the sensor to start and enable the interrupt mode. The sensor scans the first character of the test tape and, upon completion of this operation, transmits an active signal on the second request line 39. This signal is propagated through the receiver 82 and the transmitter 49 to the second input 243 of the first processor 2. Since no direct memory access mode peripheral is in operation, the first bus control processor 2 requesting the peripheral and transmitting from the first priority output 240 a signal that is propagated via the receiver 52 and the transmitter 54 to the output 542. In this case, the first priority output 172 is not in function. Upon receiving this signal at the first terminal 190 of the second punch tape sensor 19, the bus control process described above will take place. The blocking signal is transmitted via the receiver 73 and the transmitter 72, the output synchronization signal on interruption is transmitted via the receiver 57 and the transmitter 56. The jump instruction to the subroutine is transmitted via the second terminal 271 and via the fourth terminal 273 of the second splice plate 27 and via the fourth terminal 93 and via the second terminal 91 of the first bonding plate 9. The inactive signal n with the occupation line 37 is propagated via the receiver 78 and the transmitter 81 to the occupation line 46. At the inputs 781 and 811, the upper levels are due to the fact that even at the first transmission of a negative pulse to the blocking line 35 by the first processor 6 a positive pulse is generated at the clock input 742 which does not change the initial state of the flip-flop 74. The line 45 from the first terminal 190 of the second punch tape sensor interfering plate 19 is generated at its closing edge from the output 831 with a negative negative pulse that changes the state of the flip-flop 74 and the inputs 791.801 show the upper level on the inputs 781. 811 the lower level. The response signal from the first processor 2 propagates along the input sync line 33. via the receiver 62 and the transmitter 65 to the first terminal 190 of the second interferer plate of the punch tape sensor 19. At inputs 621 and 651 the upper level is relative to the active signal level on the first sync line 42. Upon receipt of the response signal at the first terminal 190 of the second interfere plate of the punch tape sensor 19, the current signal is no longer transmitted to the first output sync line 42 and the busy line 46.
213 299213 299
První zpožďovací člen 59 a druhý zpožďovací člen 68 zaručují spolehlivou funkci obousměrného přepínače signálů na vstupních synchronizačních linkách 33 a 43 při ukončení vysílání sktivnívh hladin na první výstupní synchronizační lince 42 a druhé výstupní synchronizační lince 34. Stavy ns sběrnicích testujícího zařízení 2 a testovaného zařízení 24 se indikují na prvním diagnostickém panelu 12 a na druhém diagnostickém panelu 13. Test kreslicího stolu, který je připojen na druhou interfejsovou deeku kreslicího stolu 22 probíhá podobným způsobem. Test magnetopáskové jednotky, která je připojena na druhou interfejsovou desku magnetopáskové jednotky 23 probíhá rovněž popsaným způsobem pokud se jedná o předání stsvovývh hláěení do procesoru. Přenos dat se liší tím, že se začne vysílst aktivní hladina z první svorky 230 na první linku žádosti 38, která se šíří přes přijímač 48 a vysílač 47 na první linku žádosti 28. Tato žádost se zpracuje v arbitrótoru a po proběhnutí procesu přidělení se začne vysílat signál z druhého prioritního výstupu 241 prvního procesoru 2, který se šíří přes přijímač 53 a vysílač 55 na výetup 552. Druhý prioritní výstup 173 není v tomto případě ve funkci. Po přijetí prioritního signélu ne první svorce 230 se začne vysílat aktivní signál na blokovací lince 45 a proběhne stejný proces převzetí řízení sběrnice jako například u snímače děrné pásky. Místo signálu na první synchronizační lince 42 se však vysílá aktivní signál na druhé synchronizační lince 44 společně s adresou popřípadě i datovým slovem nebo slabikou na systémovou adresní a datovou sběrnici 26. V tomto případě je část druhé zapisovatelné paměti 18 vyhlazená pro data v činnosti. Druhá zapisovetelné pamět 18 vyšle jako odpověď signál na vstupní synchronizační linku 43 e operace se ukončí tím, že se přestanou vysílat aktivní signály na druhou výstupní synchronizační linku 44. na systémovou sdresní a datovou sběrnici 26 a na linku obsazení £6.. Správnou funkci obousměrného přepínače signálů na linkách obsazehí 37 a 46 opět zaručuje klopný obvod 24· Fři testování obvodů arbitrace v druhém procesoru 17 postupujeme tak, že zaměníme pozice první spojovací desky £ a druhé spojo vací desky 27 a pro test použijeme například snímače děrné pásky připojeného k první interfejsové desce snímače děrné pásky £ a magnetopáskové jednotky připojené k první interfejsové desce magnetopáskové jednotky 6. K testu je možno použít i prvního procesoru 2, jestliže výstup 552 vysílače 55 zapojíme ne prioritní vstup druhého procesoru 17 a pro blokovací linky 35.45 se realizuje obousměrný přepínač.The first delay member 59 and the second delay member 68 guarantee reliable operation of the bidirectional signal switch on input sync lines 33 and 43 when ending the transmission of sive levels on the first output sync line 42 and the second output sync line 34. are indicated on the first diagnostic panel 12 and on the second diagnostic panel 13. The drawing table test, which is connected to the second interface blanket of the drawing table 22, proceeds in a similar manner. The test of the magnetic tape unit, which is connected to the second interface plate of the magnetic tape unit 23, also proceeds in the manner described for the transmission of the staging message to the processor. Data transmission differs in that the active level begins to emerge from the first terminal 230 to the first request line 38, which is propagated via the receiver 48 and the transmitter 47 to the first request line 28. This request is processed in the arbitrator and after the allocation process to transmit a signal from the second priority output 241 of the first processor 2, which propagates through the receiver 53 and the transmitter 55 to the output 552. The second priority output 173 is not in operation in this case. Upon receiving the priority signal at the first terminal 230, an active signal on the blocking line 45 starts to be transmitted and the same bus control take-over process as for the punch tape sensor takes place. However, instead of the signal on the first synchronization line 42, an active signal is transmitted on the second synchronization line 44 along with the address or data word or syllable on the system address and data bus 26. In this case, a portion of the second writable memory 18 is smoothed for data in operation. The second writable memory 18 will send a signal to the input sync line 43 in response, and the operation will be terminated by stop transmitting active signals to the second output sync line 44 to the system address and data bus 26 and to the occupation line 66. Correct bidirectional operation. the signal switches on lines 37 and 46 guarantee flip-flop 24 again. To test the arbitration circuitry in the second processor 17, proceed by swapping the positions of the first and second connecting plates 27 and for example using punch tape sensors connected to the first interface board. The first processor 2 can also be used for the test if the output 552 of the transmitter 55 is connected to the priority input of the second processor 17 and a bi-directional switch is realized for the blocking lines 35.45. C.
Možnost použití zapojení podle obr.1 je při testování jednotlivých funkčních modulů mikroprocesorových systémů nebo k řízení periferií jednoho systému mikroprocesorem z jiného systému. Zapojení podle obr.2 ukazuje příklad realizace a je použitelná v procesorových a v mikroprocesorových systémech s popsaným způsobem spojení na komunikační sběrnici.The possibility of using the circuit according to Fig. 1 is for testing individual functional modules of microprocessor systems or for controlling peripherals of one system by a microprocessor from another system. The circuit according to FIG. 2 shows an example of implementation and is applicable in processor and microprocessor systems with the described method of connection to the communication bus.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS122181A CS213299B1 (en) | 1981-02-20 | 1981-02-20 | Connection for testing the processor system in the regime of disconneting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS122181A CS213299B1 (en) | 1981-02-20 | 1981-02-20 | Connection for testing the processor system in the regime of disconneting |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS213299B1 true CS213299B1 (en) | 1982-04-09 |
Family
ID=5346046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS122181A CS213299B1 (en) | 1981-02-20 | 1981-02-20 | Connection for testing the processor system in the regime of disconneting |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS213299B1 (en) |
-
1981
- 1981-02-20 CS CS122181A patent/CS213299B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1095604A (en) | Computer interface | |
| KR930008039B1 (en) | Bus master interface circuit with transparent preemption of a data transfer operation | |
| US3886524A (en) | Asynchronous communication bus | |
| US4209838A (en) | Asynchronous bidirectional interface with priority bus monitoring among contending controllers and echo from a terminator | |
| EP0165517A2 (en) | Emulator for non-fixed instruction set VLSI devices | |
| WO1995027243A1 (en) | Sound board emulation using digital signal processor | |
| KR900000776A (en) | Peripheral controller and adapter interface | |
| US4729090A (en) | DMA system employing plural bus request and grant signals for improving bus data transfer speed | |
| US5448699A (en) | Apparatus with leading edge delay circuit for selectively sending a delayed substitute version of a signal transmitted between an expansion card and a system bus | |
| AU587672B2 (en) | Data transfer circuit | |
| CS213299B1 (en) | Connection for testing the processor system in the regime of disconneting | |
| KR19980058195A (en) | Diagnostic test device of small computer system interface controller | |
| CN111797583B (en) | Pin multiplexing device and method for controlling pin multiplexing device | |
| WO2009144837A1 (en) | Tester and information processing system | |
| JP2988443B2 (en) | Data transfer method | |
| JPS6242306B2 (en) | ||
| KR890016475A (en) | Direct Memory Access Control | |
| CN111123760A (en) | Communication bus method for realizing master-slave automatic control by utilizing determined time sequence | |
| KR940004578B1 (en) | Slave board control unit | |
| KR200239306Y1 (en) | Smart card terminal interface device | |
| US4969161A (en) | Apparatus for inputting and outputting data | |
| KR960015276A (en) | How to improve data processing system and I / O behavior | |
| KR940008479B1 (en) | BUS Arbitration Method | |
| KR900006548B1 (en) | Method of and circuit for sharing parallel data | |
| SU1621040A1 (en) | Interface for non-homogeneous computer system |