KR940008479B1 - Bus arbitration method - Google Patents
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Abstract
Description
제1도는 본 발명의 전체적인 블럭도.1 is an overall block diagram of the present invention.
제2도는 본 발명 I/O 버스상의 각 디바이스를 제어사는 콘트롤러 보드상의 중재관련 회로도.2 is an arbitration related circuit diagram on a controller board for each device on an I / O bus of the present invention.
제3도는 본 발명 I/O 버스를 구성하는 백프레인 보드의 중재관련 회로도.3 is an arbitration related circuit diagram of a backplane board constituting the I / O bus of the present invention.
제4도는 본 발명 따른 플로우 챠트이다.4 is a flow chart according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : CPU 보드 2 : 호스트 어댑터1: CPU board 2: Host adapter
3 : 메모리 보드 4 : 단자(버스 터미네이터)3: memory board 4: terminal (bus terminator)
5 : 콘트롤러 6 : CPU5: controller 6: CPU
7 : 로컬 메로리 8 : 트랜스미트 스테이트-머신7: local memory 8: transmit state machine
9-14 : 낸드게이트9-14: Nandgate
본 발명은 중대형급 이상의 컴퓨터 시스템에 관한 것으로 특히 별도의 중재로직(LOGIC)을 사용하지 않는 다중 콘트롤러 시스템의 버스 중재방법에 관한 것이다.The present invention relates to a computer system of medium to large size or above, and more particularly, to a bus arbitration method for a multi-controller system without using a separate arbitration logic (LOGIC).
일반적으로 중대형급 이상의 컴퓨트 시스템에 있어서는 디바이스 콘트롤러가 많이 필요하므로 버스 중재로직이 복잡해진다.In general, medium to large compute systems require more device controllers, which complicates bus arbitration logic.
이러한 버스 중재방법은 각 시스템마다 설계 규격에 의해 다르게 구현되므로 여러가지 방법이 사용되고 있다.Since these bus arbitration methods are implemented differently according to design specifications for each system, various methods are used.
본 발명은 각 보드상의 버스 리퀘스트 신호의 일부 신호가 우선순위가 낮은 콘트롤러 보드의 중재로직으로 입력되어 버스 사용을 못하게 하여 중재에 참여한 콘트롤러중 우선순이가 가장 높은 콘트롤러가 BUS 사용권을 획득하도록 되어 있으며 콘트롤러 보드의 중재 로직과 I/O버스, 즉, 백프레인(Back Plane)보드상에서 우선 순위가 결정되도록 하는 다중 콘트롤러 시스템이 버스 중재 방법을 제공하는데 그 목적이 있다.According to the present invention, some signals of the bus request signals on each board are inputted to the arbitration logic of the controller board with a lower priority, thereby preventing the use of the bus so that the controller having the highest priority among the controllers participating in the arbitration acquires the BUS license. Its purpose is to provide a bus arbitration method for multiple controller systems that allow the board's arbitration logic and I / O buses to be prioritized on the backplane board.
이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제1도 내지 제4도에 의하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention for achieving the above object will be described in detail with reference to FIGS. 1 to 4.
먼저 제1도는 시스템의 전체 구성도를 나타낸 것으로 CPU보드(1)와 호스트 어뎁터(2) 사이에 시스템 버스를 통하여 메모리보드(3)가 구비되고, 상기 호스트 어댑터(2)와 버스종단 단자(4) 사이에는 I/O버스를 통하여 n개의 콘트롤러(5)를 병렬로 구비하여서 이루어진 것이다.First, FIG. 1 shows an overall configuration diagram of a system. A memory board 3 is provided between a CPU board 1 and a host adapter 2 through a system bus, and the host adapter 2 and a bus termination terminal 4 are provided. ), N controllers 5 are provided in parallel through the I / O bus.
여기에서 호스트 어뎁터(2)는 시스템 버스와 I/O 버스상의 디바이스 콘트롤러 보드들과의 인터페이스 및 버퍼 역할을 수행한다.The host adapter 2 serves as an interface and a buffer between the device controller boards on the system bus and the I / O bus.
제2도는 I/O버스상의 각 디바이스를 제어하는 콘트롤러 보드상의 중재관련 로직을 나타낸 것으로 로컬 메모리(7)와 트랜스미트 스테이트-머신(8)사이에 CPU(6)가 구비되고 상기 트랜스미트 스테이트-머신(8) 출력측에 다수의 낸드 게이트(9-14)가 구비되어 이루어진 것이다.Figure 2 shows the arbitration-related logic on the controller board that controls each device on the I / O bus. The CPU 6 is provided between the local memory 7 and the transmit state-machine 8 and the transmit state- A plurality of NAND gates 9-14 are provided on the output side of the machine 8.
제3도는 I/O 버스를 구성하는 백프레인 보드의 중재 관련 로직을 나타낸 것으로 n개의 슬롯을 구비하되 슬롯 1(15)쪽은 호스트 어뎁터(2)방향으로 위치시키고 슬롯 7(16)쪽은 단자(4)방향으로 위치시켜서 이루어진다.Figure 3 shows the arbitration-related logic of the backplane board constituting the I / O bus, with n slots, with slots 1 (15) towards the host adapter (2) and slots 7 (16) towards the terminals. (4) is located in the direction.
그리고 리퀘스트-A(REQ A)를 제외한 리퀘스트 신호는 B와 C, D와 E, F와 G, H와 I가 각 쌍을 이루어 계단형으로 구성되어 있다.In addition to request-A (REQ A), the request signal is composed of steps of B and C, D and E, F and G, H and I in pairs.
여기서 리퀘스트-A는 버스사용을 리퀘스트 하는 신호이고 B.D.F.H는 백프레인상의 다른 슬롯에 있는 콘트롤러의 버스 사용을 방지하는데 사용하는 신호이다.Request-A is a signal used to request bus usage and B.D.F.H is used to prevent the controller from using a bus in another slot on the backplane.
이와 같이 구성된 본 발명을 제4도와 같은 플로우챠트를 참고로 하여 상세히 설명하고자 한다.The present invention configured as described above will be described in detail with reference to the flowchart shown in FIG.
즉, 제1도에서 디바이스 콘트롤러(5)가 I/O 버스를 사용하려면 버스 중재 싸이클을 거친 후 버스 사용 콘트롤러가 결정된 후에 버스 싸이클이 진행된다.That is, in FIG. 1, when the device controller 5 uses the I / O bus, the bus cycle proceeds after the bus use controller is determined after the bus arbitration cycle.
따라서, 제2도에서 CPU(6)는 트랜스미트 스테이트-머신(8)으로 버스 전송 싸이클을 알리게 되고, 트랜스미트 스테이트-머신(8)으로 부터 T-리퀘스트(T-REQ)신호를 생성하게 된다.Accordingly, in FIG. 2, the CPU 6 notifies the transmit state machine 8 of the bus transfer cycle and generates a T-REQ signal from the transmit state machine 8. .
또한 I/O 버스신호(INTR)가 액티브 상태(로우)가 아니면 우측 5개의 낸드게이트(10-14)는 로우 액티브 상태로 백프레인 보드로 드라이브된다.Also, if the I / O bus signal INTR is not active (low), the right five NAND gates 10-14 are driven to the backplane board in a low active state.
그리고 리퀘스트 B.D.F.G는 우선 순위가 낮은 슬롯의 콘트롤러상의 리퀘스트 C.E.G.I의 하나 신호를 로우로 구동하여 낸드게이트(9)의 출력(SEL)이 액티브 상태가 되는 것을 방지한다.The request B.D.F.G drives one signal of the request C.E.G.I on the controller of the slot of the lower priority to prevent the output SEL of the NAND gate 9 from becoming active.
한편, I/O 버스신호가 비지(Busy) 상태(로우)가 아니고 리퀘스트 C.E.G.I가 4.7KΩ의 풀-업 저항(R)을 통하여 인가되는 전원(Vcc)에 의해 모두 하이상태이면 낸드게이트(9)의 출력(SEL)은 액티브상태(로우)가 된다.On the other hand, if the I / O bus signal is not busy (low) and the request CEGI is all high by the power supply (Vcc) applied through the 4.7-K pull-up resistor R, the NAND gate 9 Output SEL is in an active state (low).
또한, 이 액티브 출력신호는 트랜스미트 스테이트-머신(8)으로 입력되어 CPU(6)에게 버스사용권을 획득했음을 알리며, CPU(6)는 다음 클락에서 버스상태를 비지 상태로 한 후 버스 전송 싸이클을 시작한다.In addition, this active output signal is input to the transmit state machine (8) to inform the CPU (6) that the bus license has been obtained, and the CPU (6) makes a bus transfer cycle after the bus state is busy at the next clock. To start.
이후, 버스전송 싸이클이 종료되면 CPU(6)는 비지를 해제(하이)하며 다시 콘트롤러(5)들은 상기에서 설명한 과정을 반복 수행하므로 버스를 재차 사용할 수 있다.Thereafter, when the bus transmission cycle is terminated, the CPU 6 releases (high) the busy and again the controller 5 repeats the above-described process so that the bus can be used again.
이상에서 설명한 바와 같은 본 발명은 콘트롤러 보드의 중재로직과 백 프레인 보드상에서 우선 순위가 결정되어 각 보드상의 버스 리퀘스트 신호의 일부가 다른 콘트롤러 보드의 중재로직으로 입력되어 우선순위가 낮은 콘트롤러의 중재를 금지(inhibit)하여 별도의 복잡한 중재 로직 없이도 버스를 중재할 수 있는 효과를 갖는다.As described above, in the present invention, priority is determined on the arbitration logic of the controller board and the back plane board, and a part of the bus request signals on each board is input to the arbitration logic of the other controller board, thereby prohibiting arbitration of the low priority controller. Inhibit has the effect of arbitrating the bus without any extra complicated arbitration logic.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910025994A KR940008479B1 (en) | 1991-12-31 | 1991-12-31 | Bus arbitration method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910025994A KR940008479B1 (en) | 1991-12-31 | 1991-12-31 | Bus arbitration method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930014065A KR930014065A (en) | 1993-07-22 |
| KR940008479B1 true KR940008479B1 (en) | 1994-09-15 |
Family
ID=19327427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910025994A KR940008479B1 (en) | 1991-12-31 | 1991-12-31 | Bus arbitration method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940008479B1 (en) |
-
1991
- 1991-12-31 KR KR1019910025994A patent/KR940008479B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930014065A (en) | 1993-07-22 |
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