CS213298B1 - Zapejení řídicích ebvedů vstupu a výstupu prs inteligentní terminál - Google Patents

Description

Vynález se týká zapojení řídicích ebvedů vstupu a výstupu prs inteligentní terminál. Jednou ze základních funkcí inteligentních terminálů je pragramevé řízení vnitřních i vnějších periferních zařízení, která jsou k inteligentnímu terminálu velitelně připojována prostřednictvím řídicích ebvedů vstupu a výstupu. Zapojení těchte řídicích abvadů vstupu a výstupu je preto rezhodující jak pre výkan celého inteligentního terminálu, tak pra jeho složitost a tím i cenu zařízení.

Dssud známá zapojení řídicích obvodů vstupu a výstupu mají řadu nevýhad. Řídicí obvody pro střední počítače nebo minipočítače jseu tsk rozsáhlá, že jejich použití v malých zařízeních jaké jsou inteligentní terminály není možné. Existují též řídicí jednotky vstupu a výstupu, psužívané například v programových kalkulátorech nebo inteligentních terminálech. Tyto typy řídicích jednotek však používají speciálních ebvedů vyseké integrace, kterémnení možné realizovat u menších výrobních sérií, neboť vyžadují neúměrně vysoké náklady na technelegické vybavení.

Uvedené nedostatky odstraňuje zapejenl řídicích obvodů vstupu a výstupu pre inteligentní terminál podle vynálezu, jehož podstatou je, že první vstup klopného obvodu typu J-K pre nastavení de stavu logické 1 je připojen ns první vstup devátého třívstupového obvodu typu negace logického součinu a tvoří současně dvacátý šestý vstup zapojení, připojitelný na časový zdroji druhý vstup klopnéhs obvodu typu J-K pro nastavení de stavu logické 1 je připojen na třetí vstup klopného obvodu typu J-K pro nastavení do stavu logické 1 a tvoří současně

213 298 dvacátý sedmý vstup zapojení, připojitelný na časový zdroj, hodinový vstup dvacátého třetího klopného obvodu typu D je připojen přes sedmý invertor na hodinový vstup klopného obvodu typu J-K a na první vstup osmého dvouvstupového obvodu typu negace logického součinu a tvoří současně dvacátý třetí vstup zapojení, připojitelný na časový zdroj, nulovací vstup klopného obvodu typu J-K je připojen na druhý vstup čtyřicátého čtvrtého dvouvstupového obvodu typu negace logického součinu, na druhý vstup jedenáctého třívstupového obvodu typu negace logického součinu, na druhý vstu patnáctého třívstupového obvodu typu negace logickéhe součinu, na vstupní a výstupní sběrnici pro připojení periferních zařízení a tvoří současně dvacátý osmý vstup zapojení, připojitelný na nulovací obvod, jedničkový výstup klopného obvodu typu J-K je připojen na první vstup dvanáctého dvouvstupového obvodu typu negace logického součinu, na nulovací vetup dvacátého prvního klopného obvodu typu D a na nulovací vstup dvacátého druhého klopného obvodu typu D, nulový výstup klopného obvodu typu J-K je připojen přes šestý invertor na nulovací vstup dvacátého třetího klopného obvodu typu D a na nulo-: vací vstup dvacátého čtvrtého klopného obvodu typu D, jedničkový výstup dvacátého prvního klopného ©bvodu typu D je připojen na první a na druhý vstup druhého čtyřvstupevéhe obvodu typu negace logického součinu, na první vstup pátého třívstupového obvodu typu negace logického součinu, na první vstup devátého dvouvstupového obvodu typu negace logického součinu, na druhý vstup padesátého čtvrtého dvouvstupového obvodu typu negace logického součinu a na základní vstup druhého klopného obvodu typu D, nulový výstup dvacátého prvního klopného obvodu typu D je připojen na první vstup třetího čtyřvetupového obvodu typu negace logického součinu a na první a druhý vstup klopného obvodu typu J-K pro nastavení do stavu logické 0, jedničkový výstup dvacátého druhého klopného obvodu typu D je připojen na třetí vstup klopného obvodu typu J-K pro nastavení do stavu logické 0, na druhý vstup pátého třívstupového obvodu typu negace logického součinu a na druhý vstup třetího čtyřvstupového obvodu typu negagace logického součinu, nulový výstup dvacátého druhého klopného obvodu typu D je připojen na základní vstup dvacátého první· klopného obvodu typu D, na druhý vstup devátého dvouvstupového obvodu typu negace logického součinu a na třetí vstup druhého čtyřvstupevéhe obvodu typu negace logického' součinu, nulový výstup dvacátého třetího klopného obvodu typu D je připojen na základní vstup dvacátého třetího klopného obvedu typu D, na hodinový vstup dvacátého čtvrtého klopného obvedu typu D a na první vstup šestnáctého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na druhý vstup sedmého dvouvstupového obvodu typu negace logického součinu, jedničkový výstup dvacátého čtvrtého klopného obvodu typu D je připejen na první vstup sedmnáctého dvouvstupového obvedu typu negace logického součinu, jehož výstup je připojen na druhý vstup šestnáctého dvouvstupového obvodu typu negace logického součinu. Nulový výstup dvacátého čtvrtého klopného obvodu typu D je připojen na základní vstup dvacátého čtvrtého klopného obvedu typu D, výstup devátého dvouvstupového obvodu typu negace logického součinu je připejen na druhý vstup dvanáctého dvouvstupového obvodu typu negace logického součinu a na vstup osmého invertorů, jehož výstup je připojen na první vstup sedmého dvouvstupového obvodu typu negace logického součinu, na první vstup třináctého dvouvstupového obvodu typu negace logického součinu, na první vstup čtrnáctého dvouvstupového obvodu typu negace logického součinu a tvoří současně devatenáctý výstup zapojení,

213 298 připojitelný ne řídicí jednotku mikroprocesoru, výstup sedmého dveuvstupového obvodu typu negace logického součinu je připojen ne druhý vstup osmého dveuvstupového obvedu typu negace logického součinu, jehož výstup je připojen na hodinový vstup dvacátého prvního klopného obvodu typu D a na hodinový vstup dvacátého druhého klopného obvodu typu D, vstup prvního bitu kódu prvního dekodéru tvoří současně dvacátý vstup zapojení, připojitelný na procesor, kdežto jeho vstup druhého bitu kódu tvoří současně dvacátý první vstup zapojení, připojitelný na procesor a jeho vstup třetího bitu kódu tvoří současně třináctý vstup zapojení, připojitel ný na procesor, přičemž jeho vstup čtvrtého bitu kódu je připojen na nulový potenciál, první výstup prvního dekodéru je připojen na vstup devátého invertoru, jehož výstup je připojen na první vstup osmého třívstupového obvedu typu negace logického součinu, druhý výstup prvního dekodéru je připojen na vstup desátého invertoru, jehož výstup je připojen na třetí vstup dvacátého čtvrtého čtyčvstupového součtově součinového hradla, třetí výstup prvního dekodéru je připojen na vstup jedenáctého invertoru, jehož výstup je připojen na první vstup dvecátého čtvrtého čtyřvstupového součtově součinového hradla, čtvrtý výstup prvního dekodéru je připojen na první vstup druhého třívstupového obvodu typu negace logického součinu, jehož výstup je připojen na druhý vstup jedenáctého dveuvstupového obvodu typu negace logického součinu a přes pátý invertor ne první vstup padesátého čtvrtého dvouvstupového obvodu typu negsce logického součinu, jehož výstup je připojen na nastavovací vstup dvacátého druhého klopného obvodu typu D, pátý výstup prvního dekodéru je připojen na druhý vstup druhého třívstupového obvodu typu negace logického součinu a na druhý vstup třináctého dvouvstupového obvodu typu negace logického součinu, jehož výstup tvoří současně dvacátý první výstup zapojení, připojitelný na časový zdroj, šestý výstup prvního dekodéru je připojen na třetí vstup druhého třívstupového obvedu typu negace logického součinu, sedmý výstup prvního dekodéru je připojen na druhý vstup čtrnáctého dvouvstupového obvodu typu negace logického součinu a na vstup dvanáctého invertoru, jehož výstup je připojen na první vstup šestého třívstupového obvodu typu negace logického součinu a na první vstup sedmého třívstupového obvodu typu negace logického součinu, vstup prvního bitu kódu druhého dekodéru tvoří současně šestnáctý vstup zapojení, připojitelný na procesor, kdežto jeho vstup druhého bitu kódu ttoří současně sedmnáctý vstup zapojení, připojitelný na procesor a jeho vstup třetího bitu kódu tvoří současně osmnáctý vstup zapojení, připojitelný na procesor, přičemž jeho vstup čtvrtého bitu kódu tvoří současně devatenáctý vstup zapojení, připojitelný na procesor, první výstup druhého dekodéru je připojen na třetí vstup čtvrtého třívstupového obvodu typu negace logického součinu a na vstup třináctého invertoru, jehož výstup je připojen na první vstup prvního dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, na druhý vstup osmnáctého dvouvstupového obvodu typu negace logického součinu, na druhý vstup třicátého třetího dvouvstupového obvodu typu negace logického součinu a na čtvrtý vstup dvecátého pátého čtyřvstupového součinového hradle, jehož výstup je připojen na nastavovací vstup dvacátého pátého klopného obvedu typu D, druhý výstup druhého dekodéru je připojen na vstup čtrnáctého invertoru, jehož výstup je připojen na první vstup druhého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, ns druhý vstup dvacátého čtvrtého dvouvstupového obvodu typu negace logického součinu a na první vstup dvacátého pátého dvouvstupového obvodu typu negace logického součinu, jehož výstup tvoří současně šestnáctý výstup zapojení, připojitelný na arit213 '298 metickou a logickou jednotku, třetí výstup druhého dekodéru je připojen na vstup patnáctého invertotu, jehož výstup je připojen na první vstup třetího dveuvstupevéhe obvodu typu negace logického součinu s otevřeným kolektorem, ne druhý vstup dvacátého druhého dveuvstupevéhe obvodu typu negace logického součinu, na první vstup dvacátého třetího dveuvstupevéhe obvodu typu negace logického součinu, na druhý vstup třicátého čtvrtého dvouvstupového obvodu typu negace logického součinu a na druhý vstup čtyřicátého sedmého dveuvstupevéhe obvodu typu negace logického součinu, jehož výstup je připojen přes čtyřicátý pátý invertor na hodinevý vstup dvacátého šestého klopného obvodu typu D, čtvrtý výstup druhého dekodéru je připojen na vstup šestnáctého invertoru, jehož výstup je připojen na první vatup čtvrtého dveuvstupevéhe obvodu typu negace logického součinu s otevřeným kolektorem, na druhý vstup dvacátého šestého dveuvstupevéhe obvodu typu negace logického součinu a na druhý vstup dvacátého osmého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na třetí vstup patnáctého třívstupovéhe obvodu typu negace legického součinu, pátý výstup druhého dekodéru je připojen na druhý.vstup třetího třívstupovéhe obvody typu negace logického součinu a na vstup sedmnáctého invertoru, jehož výstup je připojen na první vstup pátého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, na druhý vstup dvacátého devátého dveuvstupevéhe obvodu typu negace lagickáho součinu a na druhý vstup čtyřicátého osmého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na první vstup čtyřicátého.devátého dvouvstupového obvodu typu negace legického součinu, šestý výstup druhého dekodéru je připojen na vstup osmnáctéha invertoru, jehož výstup je připojen ba první vstup Šestého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, na druhý vstup padesátého dvouvstupového obvodu typu negace logického součinu a na první vstup pMosátého prvního dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na druhý vstup padesátého druhého dvouvstupového obvodu typu negace logického součinu, sedmý výstup druhého dekodéru je připojen na první vstup třetího třívstupovéhe obvodu typu negace logického součinu, na druhý vstup desátého dvouvstupového obvodu typu negace legického součinu, na druhý vstup čtvrtého třívstupovéhe obvodu typu negace logického součinu a ne vstup devatenáctého invertoru, jehož výstup je připojen na první vstup sedmého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektnem, na druhý vstup dvacátého prvního dvouvstupového obvodu typu negace logického součinu, na druhý vstup třicátého druhého dvouvstupového obvodu typu negace logického součinu, na první vstup padesátého třetího dvouvstupového obvodu typu negace logického součinu a na druhé vstupy prvního až čtvrtého čtyřvstupevého součtově součinového hradla, osmý výstup druhého dekodéru je připojen na třetí vstup třetího třívstupovéhe obvodu typu negace logického součinu, na první vstup desátého dvouvstupového obvodu typu negace logického součinu, na první vstup čtvrtého třívstupovéhe obvodu typu negace legického součinu a na vstup dvacátého invertotu, jehož výstup je připojen na čtvrté vstupy prvního až čtvrtého čtyřvstupevého součtově součinového hradla, devátý výstup druhého dekodéru je připojen na vstup dvacátého prvníhe ipvertoru, jehož výstup je připojen na druhý vstup třicátého pátého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na vstupní a výstupní sběrnici pro připojení periferních zařízení,desátý výstup druhého dekpdéru je připojen né vstup dvacátého druhého invertoru, jehož

213 298 výstup je připojen na druhý vstup třicátého šestého dvouvstupového obvodu typu negace logického součinu a na první vstup třicátého sedmého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na vstupní a výstupní sběrnici pro připojení periferních zařízení, výstup třetího třívstupového obvodu typu negace logického součinu je připojen na druhý vstup dvacátéha dvauvstupevéhe obvodu typu negace logického součinu, jehož výstup je připejen na třetí vstup jedenáctého třívstupového obvodu typu negace logického součinu, výstup desátého dvouvstupového obvodu typu negace logického součinu je připojen na druhý vstup prvního dvouvstupového obvodu typu negace logického součinu, na druhý vstup sedmnáctého dvouvstupového obvodu typu negace logického součinu a na druhý vstup druhého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na druhé vstupy devátého až dvanáctého čtyřvstupového součtově součinového hradla a přes druhý invertor jednak na třetí vstupy devátého až dvanáctého čtyřvstupového součtově součinového hradla, jednak na první vetup třináctého čtyřvstupového součtově součinového hradla a na druhý vstup třívstupového abvodu typu negace logického součinu, výstup čtvrtého třívstupového obvodu typu negace logického součinu je připojen na druhý vstup dvacátého pátého třívstupového součtově součinového hradla a na první vstup devatenáctého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na první vetup čtyřicátého čtvrtého dvouvstupového obvodu typu negace logického součinu, výstup dvanáctého dvouvstupového obvodu typu negace logického eoučinu tvoří současně sedmnáctý výstup zapojení, připojitelný ns časový zdroj, výstup čtrnáctého dvouvstupového obvodu typu negace logického součinu je připojen na vstup dvacátého čtvrtého invertoru, jehož výstup je připejen na druhé vstupy třetího až šestého dvouvstupového Obvodu typu negace logického součinu, výstup druhého čtyřvstupového obvodu typu negace logického součinu je připojen na druhé vstupy pátého až osmého čtyřvstupového součtově Boučinevého hradla, na druhé vstupy čtrnáctého až sedmnáctého čtyřvstupového součtově součinového hradla, na druhé vstupy devatenáctého až dvacátého druhého součtově součinového hradla a na vstup dvacátéha šestého invertoru, jehož výstup je připejen na první vstup druhého dvouvstupového sbvodu typu negfcce logického součinu, na čtvrté vstupy pátého až osmého, čtrnáctého až sedmnáctého a devatenáctého až dvacátého druhého čtyřvstupového součtově součinového hradla, na třetí vstup osmnáctého čtyřvstupového součtově součinového hradla a na druhý vstup dvacátého třetího součtově součinového hradla, výstup pátého třívstupového obvodu typu negace logického eoučinu je připojen na vstup dvacátého sedmého invertoru, jehož výstup je připejen na první vstup jedenáctého dvouvstupového obvodu typu negace logického součinu , ná druhý vstup padesátého pátého dvouvstupového obvodu typu negace logického součinu, na druhý vstup šestéhe třívstupevéhe ebvedu typu negace legického seučinu, ne druhý vstup sedmého třívstupového obvodu typu negace logického součinu a na druhý vstup osmého třívstupevéhe obvodu typu negace logického součinu, jehož výstup je připojen na vstup třicátého inverteru, jehož výstup je připejen na první vstup dvacátého prvního dvouvstupového obvodu typu negace logického eoučinu, na první vstup osmnáctého dvouvstupového obvodu typu negace logického součinu, na druhý vstup dvacátého třetího dvouvstupového obvodu typu negace logického seučinu a na první vstup dvacátého čtvrtého dvouvstupového obvodu typu negace logického součinu, jehož výstup tvoří současně patnáctý výstup zapojení, připojitelný na aritmetickou a logickou jednotku, výstup šestého třívstupového obvodu typu negace logického součinu je

213 298 připojen na vstup dvacátého osmého invertoru, jehož.výstup je připojen na první vstup dvacátého druhého dvouvstupového obvodu typu negace logického součinu, ne první vstup dvacátého šestého dvouvstupového obvodu typu negace logického součinu, na první vstup třicátého pátého dvouvstupového obvodu typu negace logického součinu, na první vstup třicátého šestého dvouvstupového obvodu typu negace logického součinu, na první vstup dvacátého devátého dvouvatupového obvodu typu negace logického součinu, na první vstup dvacátého pátého čtyřvetupového součtově součinového hradla a na druhý vetup padesátého třetího dvouvstupového obvodu typu negace logického součinu, jehož výstup tvoří současně dvanáctý výatup zapojení, připojitelný na obvody indikace, výatup sedmého třívstupového obvodu typu negace logického součinu je připojen na vstup dvacátého devátého invertoru, jehož výstup je připojen na první vstup třicátého druhého dvouvstupového obvodu typu negace logického součinu, na první vstup třicátého třetího dvouvstupového obvodu typu negace logického součinu a na první vstup třicátého čtvrtého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na vstupní a výstupní sběrnici pro připojení periferních zeřízení, výstup třetího čtyřvstupového obvodu typu negace logického součinu je připojen ne vstup třicátého prvního invertoru, jehož výstup je připojen na druhý vstup devatenáctého dvouvstupového obvodu typu negace logického součinu, na první vstup dvacátého dvouvstupového obvodu typu negace logic- , kého součinu, na druhý vstup dvacátého pátého dvouvstupového obvodu typu negace logického součinu, na první vstup dvacátého osmého dvouvstupového obvodu typu negace logického součinu, na druhý vstup třicátého sedmého dvouvstupového obvodu typu negace logického součinu, na první vstup čtyřicátého sedmého dvouvstupového obvodu typu negace logického součinu, na druhý vstup padesátého prvního dvouvstupového obvodu typu negace logického součinu a na první vstup prvního dvouvstupového obvodu typu negace legickéhe součinu, jehež výstup je připojen na nastavovací vstupy prvního až čtvrtého klopného obvodu typu D, výstup dvacátého čtvrtého čtyřvstupového součtově součinového hradla je připojen přes třicátý druhý invertor na první vstup padesátého pátého obvodu typu negace logického součinu, jehož výstup tvoří současně čtrnáctý výstup zapojení, připojitelný na aritmetickou a logickou jednotku, výstupy prvního až sedmého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem jeou spojeny a připojeny jednak přes čtrnáctý odpor na kladný pól zdroje elktrioké energie, jednak na čtvrtý vatuj dvacátého čtvrtého čtyřvstupového součtově součinového hradla, jednak přes dvacátý pátý invertor na druhý vstup dvacátého čtvrtého čtyřvstupového součtově součinového hradla, výstup jedenáctého dvouvstupového obvodu typu negace logického součinu je připojen na vstup dvacátého třetího invertoru, jehož výatup je připojen na třetí vstup dvacátého pátého čtyřvstupového součtově součinového hradla, na první vstup čtyřicátého dvouvstupového obvodu typu negace logického součinu a na první vstup padesátého dvouvstupového obvodu typu negace logického součinů, jehož výstup je připojen na první vstup.padesátého druhého dvouvstupového obvodu typu negace logického součinu, výstup patnáctého dvouvstupového obvodu typu negace logického součinu je připojen na druhý vstup pátého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, druhý vstup šestého dveuvstupevého obvodu typu negace logického součinu s otevřeným kolektorem je připojen přes třináctý odpor na kladný pel zdroje elektrické energie a tvoří současně dvanáctý vstup zapojení, při' 7

213 298 pojitelný ne obvody ručního ovládání, vstu^ čtyřicátého čtvrtého incertoru je připojen na druhý vstup prvního dvouvstupového ebvedů typu negace logického součinu s otevřeným kolektorem, na vstupní a výstupní sběrnici pro připojení periferních zařízení a tvoří současně sedmý vstup zapojení, připojitelný na klávesnici, výstup čtyřicátého čtvrtého invertoru je připojen přes osmnáctý odpor ne kladný pól zdroje elektrické energie a na první vstup třicátého devátého dvouvstupového obvodu typu negace logického součinu, jehož výetup je připojen na první vstup dvanáctého třívstupevého obvodu typu negace logického seučinu, výstup osmnáctého dvouvstupového obvodu typu., negace logického součinu je připojen na prvni vstup desátého třívstupevého obvodu typu negace logického seučinu, jehož výstup je připojen na první vstup jedenáctého třívstupevého obvodu typu negace logického součinu, ne druhý vstup třicátého devátého dvouvstupového obvodu typu negace logického součinu, na druhý vstup sedmého dvouvstupového obvodu typu negace logického seučinu s otevřeným kolektorem a. na vstupní a výstuphí sběrnici pro připojení periferních zařízení, vstup třicátého třetího invertoru je připojen na vstupní a výstupní sběrnici pro připojení periferních zařízení, přes patnáctý odpor na kladný pól zdroje elektrické energie a přes šestnáctý odpor na nulový potenciál, výstup třicátého třetího invertoru je připojen na první vstup čtyřicátého dvouvstupovéhe obvodu typu negace logického seučinu, na druhý vstup třináctého třívstupevého obvodu typu negace logického eoučinu a na druhý vstup dvanáctého třívstupevého obvodu typu negace logického součinu, jehož výstup je připojen na vstupní a výstupní sběrnici pro připojení periferních zařízení a tvoří současně dvacátý výstup zapojení, připojitelný na řídicí jednotku mikroprocesoru, výstup jedenáctého třívstupevého obvodu typu negace logického seučinu je připojen na třetí vstup desátého třívstupevého obvodu typu negace logického seučinu a na první vstup třináctého třívstupevého obvodu typu negace logického seučinu, jehož výstup je jednak připojen na druhý vstup šestnáctého třívstupevého obvodu typu negace logického součinu, jednak na vstup třicátého Šestého invertoru, jednak tvoří současně desátý výstup zapojení, připojitelný na displej, výetup třicátého šestého invertoru je připojen přes první kondensátor jednak na vstup třicátého sedmého invertoru, jednak přes devatenáctý odpor na nulový potenciál, výstup třicátého sedmého invertoru je připojen na první vstup čtyřicátého druhého dvouvstupového obvodu typu negace logického seučinu, jehož výstup je připojen přes třetí kondensátor jednak na druhý vstup čtyřicátého třetího dvouvstupového obvodu typu negace logického součinu, jednak přes dvacátý první odpor na nulový potenciál, výstup čtyřicátého třetího dvouvstupového obvodu typu negace logického seučinu je připojen druhý vstup čtyřicátého druhého dvouvstupového obvodu typu negace logického součinu a na první vstup čtyřicátého pátého dvouvštupového obvodu typu negace logického součinu, jehož výstup je připojen na vstup čtyřicátého třetího invertoru, na třetí a čtvrtý vstup třináctého čtyřvstupového součtově součinového hradla, ne první a druhý vstup osmnáctého čtyřvstupového součtově součinového hradla, na třetí a čtvrtý vstup dvacátého třetího čtyřvstupového součtově součinového hradla a přes monostabilní klopný obvod na hodinový vstup dvacátého pátého klepnége obvodu typu D, výstup dvacátého třetího čtyřvstupového součtově součinového hradla je připojen na hodinové vstupy třináctého ai šestnáctého klopného obvodu typu D a přes čtvrtý inverter a na čtvrtý vstup osmnáctého čtyřvstupového součtově součinového hradla, výstup čtyřicátého třetího invertoru tvoří současně osmnáctý výstup zapojení, připojitelný na řídicí jednotku mikroprocesoru, výstup čtyřicátého dvouvstupového obvodu typu negace logického součinu je připojen na třetí vstup dvanáctého třívstupevého obvodu typu negace logického součinu, na třetí vstup třináctého třívstupevého

213 238 obvodu typu negace logického součinu a ne první vstup čtyřicátého prvního dvouvstupového obvodu typu negece logického součinu, jehož výstup je připojen ne druhý vstup čtyřicátého dvouvstupového obvodu typu negece logického součinu, výstup devátého třívstupového obvodu typu negace logického součinu je připojen na druhý vstup desátého třívstupového obvodu typu negace logického součinu a ne druhý vstup prvního dvouvstupového obvodu typu negace logického součinu, druhý vstup devátého třívstupového obvodu typu negece logického součinu tvoří současně dvacátý pátý vstup zapojeni, připojitelný ne časový zdroj, třetí vstup devátého třívstupového obvodu typu negace logického součinu tvoří seučasně dvacátý čtvrtý vstup zapojení, připojitelný na časový zdroj, výstup dvscátého prvního dvouvstupového obvodu typu negace logického součinu je připojen na druhý vstup čtrnáctého třívstupového obvodu typu negace logického součinu, jehož první a třetí vstup jsou připojeny na kladný pól zdroje elektrické energie a jehož výstup je připojen přes další menostabilní klopný obvod na druhý vstup čtyřicátého pátého dvouvstupového obvodu typu negace logického součinu, první vstup čtyřicátého třetího dvouvstupového obvodu typu negace logického součinu je připojen přes dvacátý čtvrtý odpoi* na kladný pól zdroje elektrické energie a tvoří současně jedenáctý vstup zapojení, připojitelný na obvody ručního ovládání, základní vstup dvacátého pátého klopného obvodu typu D je připojen na nulový potenciál a jeho jedničkový výstup je připojen na vstupní a výstupní sběrnici pro připojení periferních zařízení, výstup čtyřicátého čtvrtého dvouvetupového obvodu typu negace logického součinu je připojen přes čtyřicátý druhý invertor na nulovací vstup dvacátého pátého klopného obvodu typu D, výstup dvacátého druhého dvouvstupového obvodu typu negace logického součinu tvoří současně šestý výstup zapojení, připojitelný na snímač magnetických štítků, výstup dvacátého třetího dvouvstupového obvodu typu negace logického součinu tvoří seučasně sedmý výstup zapojení, připojitelný na snímač magnetických štítků, výstup dvacátého Šestého dvouvstupového obvodu typu negace logického součinu je připojen na první vstup dvacátého sedmého dvouvstupového obvodu typu negace logického součinu, jehož výBtup je připojen na první vstup patnáctého třívstupového obvodu typu negace logického součinu, výstup patnáctého třívstupového obvodu typu negece logického součinu je připojen na druhý vstup dvacátého sedmého dvouvstupového obvodu typu negace logického součinu a na vstupní a výstupní sběrnici pro připojení periferních zařízení, výstup dvacátého devátého dvouvstupového obvodu typu negace logického součinu je připojen na první vstup třicátého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen ne první vstup třicátého prvního dvouvstupového obvodu typu negace logického součinu, výstup třicátého prvního dvouvstupového obvodu typu negace logického součinu je připojen na druhý vstup třicátého dvouvstupového obvodu typu negace logického součinu, na druhý vstup patnáctého dvouvstupového obvodu typu negace logického součinu a tvoří současně jedenáctý výstup zapojení, připojitelný na displej, druhý vstup třicátého prvního dvouvstupového obvodu typu negece logického součinu je připojen přes sedmnáctý odpor na kladný pól zdroje elektrické energie a tvoří současně drvátý vstup zapojení,připojitlený na displej, čtvrtý vstup třetího čtyřvstupového obvodu typu negace logického součinu je připojen na vstup třicátého čtvrtého invertoru a tvoří současně čtrnáctý vstup zapojení, připojitelný na procesor, výstup třicátého čtvrtého invertoru

213 298 je připojen na třetí vstup osmého třívstupového obvodu typu negace logického součinu, čtvrtý vstup sedméhp obvodu typu negace logického součinu je připojen no vstup čtyřicátého Šestého inverteru a tvoří současné patnáctý vstup zapojení, připojitelný na procesor, výstup čtyřicátého šestého invertoru je připojen na třetí vstup šestého třívstupového obvodu typu negace logického součinu, druhý vstup druhého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem tvoří současně dvacátý druhý vstup zapojení, připojitelný na aritmetickou a logickou jednotku, nastavovací vstup dvacátého šestého klopného obvodu typu D je připojen přes dvacátý pátý odpor na kladný pel zdroje elektrické energie a tvoří současně osmý vstup zapojení, připojitelný na snímač magnetických štítků, základní vstup dvacátého šestého klopného obvodu typu D je připojen na nulový potenciál, kdežto jeho jedničkový výstup je připojen na druhý vstup třetího dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem a tvoří současně osný výstup zapojení, připojitelný na snímač magnetických štítků, výstup čtyřicátého devátého dvouvstupového obvodu typu negace logického součinu je připojen na první vstup šestnáctého třívstupového obvodu typu negace logického součinu a tvoří současně devátý výstup zapojení, připojitelný na displej, výstup šestnáctého třívstupového obvodu typu negace logického součinu je připojen na druhý vstup čtyřicátého devátého dvouvstupového obvodu typu negace logického součinu a na první vstup patnáctého dvouvstupového obvodu typu negace logického součinu, třetí vstup šestnáctého třívstupového obvodu typu negace logického součinu tvoří současně desátý vstup zapojení, připojitelný na displej, výetup padesátého druhého dvouvstupového obvodu typu negace logického součinu tvoří současně třináctý výstup zapojení, připojitelný na obvody indikace, výstup třicátého druhého dvouvstupového obvodu typu negace logického součinu je připojen na první vstup třicátého osmého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen přes třicátý pátý inverter na vstupní a výstupní sběrnici pro připojení periferních seřízení, výetup třicátého třetího dvouvstupového obvodu typu negace logického součinu je připojen na druhý vstup třicátého osmého dvouvstupového obvodu typu negace logického součinu a na vstupní a výstupní sběrnici pro připojení periferních zařízení, výstup třicátého Šestého dvouvstupového obvodu typu negace logického součinu je připojen na vstupní a výstupní sběrnici pro připojení periferních zařízeni, třetí vstup prvního čtyřvstupového ooufitově součinového hrsdla je připojen na první vstup devátého čtyřvstupového součtově součinového hradla a tvoří současně čtvrtý vstup zapojení, připojitelný na procesor, třetí vstup druhého čtyřvstupového součtově součinového hradla je připojen na první vstup desátého čtyřvstupového součtově součinového hradla a tvoří současně třetí vstup zapojení, připojitelný na procesor, třetí vstup třetího čtyřvstupového součtově součinového hradla je připojen na první vstup jedenáctého čtyřvstupového součtově součinového hradla a tvoří současně druhý vstup zapojení, připojitelný na procesor, třetí vstup čtvrtého čtyřvstupového součtově součinového hrsdla je připojen ns první vstup dvanáctého čtyřvstupového součtově součinového hradla a tvoří současně první vstup zapojení, připojitelný na procesor, první vstup prvního třívstupového obvodu typu negace logického součinu je připojen na čtvrtý vstup druhého čtyřvstupového obvodu typů negace logického součinu a tfoří současně šestý vstup zapojení, připojitelný rta časový zdroj, výstup prvního třívstupového obvodu typu negace logického součinu je připojen na hodinové vstupy prvního až čtvrtého klopného obvodu typu D, první

213 298 vstup dvacátého třetího součtově součinového hraála je připojen na třetí vstup pátého třívstupevého obvodu typu negace logického součinu, na třetí vstup třetího čtyřvstupového obvodu typu negace logického součinu, na hodinové vstupy sedmnáctého až dvacátého klopného obvodu typu D a tvoří současně pátý vstup zapojení, připojitelný na časový zdroj, výetup osmnáctého čtyřvstupového součtově součinového hradla je připojen ne hodinové vstupy devátého až dvanáctého klopného obvodu typu D a přes třetí invertor na druný vstup třináctého čtyřvstupového součtově součinového hradla, jehož výstup je připojen na hodinové vstupy pátého až odměno klopného obvodu typu D a přes první invertor na třetí vstup prvního třívstupovéhe obvodu typu negace logického součinu, výstup prvního čtyřvstupového součtově součinového hredla je připojen na základní vstup prvního klopného obvodu typu D, jehož jedničkový výstup je připojen na třetí vstup pátého čtyřvstupového součtově součinového hradla a na čtvrtý vstup prvního čtyřvstupového obvodu typu negace logického součinu, kdežto jeho nulový výstup je připojen na vstupní a výstupní sběrnici pro připojeni periferních zařízení, výstup druhého čtyřvstupového součtově součinového hradla je připojen na základní vstup druhého klopného obvodu typu D, jehož jedničkový výstup je připojen na třetí vstup šestého čtyřvstupového součtově součinového hradla a na třetí vstup prvního čtyřvstupového obvodu typu negace logického součinu, kdežto jeho nulový výetup je připojen na vstupní a výstupní sběrnici pro připojení periferních zařízení, výetup třetího čtyřvstupového součtově součinového hradla je připojen na základní vstup třetího klopného obvodu typu D, jehož jedničkový výstup je připojen na třetí vstup sedmého čtyřvstupového součtově součinového hradla a na druhý vstup prvního čtyřvstupového obvodu typu negace logického součinu, kdežto jeho nulový výstup je připojen na vstupní a výstupní sběrnici pro připojení periferních zařízení, výstup čtvrtého čtyřvstupového součtově součinového hradla je připojen na základní vstup čtvrtého klopnéh obvodu typu D, jehož jedničkový výstup je připojen na třetí vstup osmého čtyřvstupového součtově součinového hradla a ne první vstup prvního čtyřvstupového obvodu typu negace logického součinu, kdežto jeho nulový výstup je připojen na vetapní a výstupní sběrnici pro připojení periferních zařízení, výstup prvního čtyřvstupového obvodu typu negace logického součinu tvoří současně pátý výstup zepojení, připojitelný na klávesnici, první vstup pátého čtyřvstupového součtově součinového hradla je připojen jednak přes první odpor na kladný pól zdroje elektrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup pátého klopného obvodu typu D, jehož jedničkový výstup je připojen na čtvrtý vstup devátého čtyřvstupového součtově součinového hradla a na vstupní a výstupní sběrnici pro připojení periferních zařízení, první vstup šestého čtyřvstupového součtově součinového hradla je připojen jednak přes druhý odpor na kladný pel zdroje elektrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup šestého klopného obvodu typu D, jehož jedničkový výstup je připojen na čtvrtý vstup čtyřvstupového součtově součinového hradla a na vstupní a výstupní sběrnici pro připojení periferních zařízení, první vstup sedmého čtyřvstupového součtově součinového hradla je připojen jednak přes třetí odpor na kladný pel zdroje elektrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup sedmého klopného obvodu typu D, jehož výstup je připejen na čtvrtý vstup jedenáctého čtyřvstupového součtově součinového hradla a na vstupní a výstupní sběrnici pr· připojení periferních zařízení, první vstup osmého čtyřvstupevéhe seučtevě seučinevéhe hradla je připojen jednak přes čtyřicátý sedmý invertor na druhý vstup čtvrtého dvouvstupového obvodu typu negace logického součinu s otevřeným kolektorem, jednak přes čtvrtý odpor na kladný pól zdroje elektrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, kdežte jeho výstup je připojen na základní vstup osmého klopného obvodu typu D, jehož jedničkový výstup je připejen na čtvrtý vstup dvanáctého čtyřvstupového součtově součinového hradla a na vstupní a výstupní sběrnici pro připojení periferních zařízení, výstup devátého čtyřvstupového součtově součinového hradla je připojen na třetí vstup čtrnáctého čtyřvstupového součtově součinového hradla, jehož výstup je připojen na základní vstup devátého klopného obvodu typu D, jedničkový výstup devátého klopného obvodu typu D je připojen na vstupní a výstupní sběrnici pro připojení periferních zařízení, kdežto nulový výstup je připojen na třetí vstup devatenáctého čtyřvstupového součtově součinového hradla, první vstup čtrnáctého součtově součinového hradle je připojen jednak přes pátý odpor na kladný pól zdroje elektrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, výstup desátého čtyřvstupového součtově součinové součinového hradla je připojen na třetí vstup patnáctého čtyřvstupového součtově součinového hradla, jehož výetup je připejen na základní vstup desátého klopného obvodu typu D, jedničkový výstup deeátého klopného obvodu typu D je připojen na vstupní a výstupní sběrnici pr© připojení periferních zařízení, kdežte jeho nulový výstup je připojen na třetí vstup dvacátého čtyřvstupového součtově součinového hradla, první vstup patnáctého čtyřvstupového součtově součinového hradla je připojen jednak přes šestý odpor na kladný pól zdroje elktrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, výstup jedenáctého čtyřvstupového součtově součinového hradla je připejen na třetí vstup šestnáctého čtyřvstupového součtově součinového hradla, jehož výstup je připojen na základní vstup jedenáctého klopného obvodu typu D, jedničkový výstup jedenáctého klopného obvodu typu D je připojen na vstupní a výstupní sběrnici pro připojeni ppriferních zařízení, kdežte jeho nulový výetup je připojen na třetí vstup dvacátého prvního čtyřvstupového součtově součinového hradla, první vstup šestnáctého čtyřvstupového součtově součinového hradla je připojen jednak přes sedmý odpor na kladný pól zdroje elektrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, výstup dvanáctého čtyřvstupového součtově součinového hradla je připojen na třetí vstup sedmnáctého čtyřvstupového součtově součinového hradla, jehož výstup je připojen na základní vstup dvanáctého klopného obvodu typu D, jedničkový výstup dvanáctého klopného obvodu typu D je připojen na vstupní a výstupní sběrnici pro připojení periferních zařízení, kdežto jeho nulový výstup je připojen na třetí vstup dvacátého druhého čtyřvstupového součtově součinového hradla, první vstup sedmnáctého čtyřvstupového součtově součinového hradla je připejen jednak přes osmý odpor na kladný pól zdroje elektrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, první vstup devatenáctého čtyřvstupového součtově součinového hradle je připojen jednak přes devátý odpor na kladný pól zdroje elektrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, kdežto jeho výstup je připejen na základní vstup třináctého klopného ebáodu typu D, jehež jedničkový výetup je připojen na první vstupšestého dvouvstupového obvodu typu negace logického součinu, ne základní vstup sedmnáctého klopného obvodu typu D a na vstupní a výstupní sběrnici pro připojení periferních zařízení, první vst:p dvacátého čtyřvstupového součtově součinového hradla je připojen jednek přes desátý odpor ne kladný pól zdroje elektrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, kdežto jeho výstu je připojen na základní vstup čtrnáctého klopného obvodu typu D, jehož jedničkový výstup je připojen ne první vstup pátého dvouvstupového obvodu typu negace logického součinu, na základní vstup osmnáctého klopného obvodu typu D a na vstupní a výstupní sběrnici pro připojení periferních zařízení, první vstup dvacátého prvního čtyřvstupového součtově součinového hradla je připojen jednek přes jedenáctý odpor na kladný pól zdroje elktrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zaříezní, kdežto jeho výstup je připojen na základní vstup patnáctého klopného obvodu typu D, jehož jedničkový výstup je připojen na první vstup čtvrtého dvouvstupového obvodu typu negace logického součinu, na základní vstup devatenáctého klopného obvodu typu D a na vstupní a výstupní sběrnici pro připojení periferních zsřízení, první vstup dvacátého druhého čtyřvstupového součtově součinového hradle je připojen jednak přes dvsnáctý odpor na kladný pól zdroje elektrické energie, jednak na vstupní a výstupní sběrnici pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup šestnáctého klopného obvodu typu D, jehož jedničkový výstup je připojen na první vstup třetího dvouvstupového obvodu typu negace logického součinu, na základní vstup dvacátého klopného obvodu typu D a na vstupní a výstupní sběrnici pro připojení periferních zařízení, výstup třetího dvouvstupového obvodu typu negace logického součinu tvoří současně první výstup zapojení, připojitelný na procesor, výstup čtvrtého dvouvstupového obvodu typu negaee logického součinu tvoří současně druhý výstup zapojení, připojitelný na procesor, výstup pátého dvouvstupového obvodu typu negace logického součinu tvoří současně třetí výstup zapojení, připojitelný na procesor, výstup šestého dvouvstupového obvodu typu negace logického součinu tvoří současně čtvrtý výstup zapojení, připojitelný ne procesor, jedničkový výstup sedmnáctého klopného obvodu typu D je připojen na prvni vstup prvního čtyřvstupového součtově součinového hradle, jedničkový výstup osmnáctého klopného obvodu typu D je připojen na první vstup druhéhe čtyřvstupového součtově součinového hradla, jedničkový výstup devatenáctého klopného obvodu typu D a je připojen na první vstup třetího čtyřvstupovéh© součtově součinového hradla, jedničkový výstup dvacátého klopného obvodu typu D je připojen na první vstup čtvrtého čtyřvstupového součtově součinového hradla.

Zapojením řídících obvodů vstupu a výstupu pro inteligentní terminál podle vynálezu se dosáhne toho, že s použitím minimálního počtu běžných číslicových obvodů malé nebo střední integrace jsou realizovány všechny řídicí funkce, potřebné pro řízení vnitřních i vnějších· periferních zařízení, volitelně připojovaných k inteligentnímu terminálu. Vnitřní periferní zařízení, to je snímač magnetických štítků, zobrazovací jednotka, klávesnice a obvody indikace, jeou nevíc řízeny tak, aby jejich vnitřní struktura mohla být maximálně zjednodušena tím, že pro přenes dat stačí vyrovnávací paměť ne jeden znak. Vnější periferní zařízení moheu být připojována v libevelné kenfiguraci s mežnestí využití přeruševání centrálního procesoru prostřednictvím obvodů vstupu a výstupu. Uvedených vlastností je dosaženo tím, že veškeré řídicí funkce vnitřních i vnějších,periferních zařízení jsou převáděny pomocí společných obvodů, ve kterých probíhá jak přenos informací mezi jakýmkoliv periferním zařízením a ří13 dici jednotkou, tek i přenes řídicích signálů prostřednictvím společné vstupní a výstupní sběrnice, což přináší mnohonásobné využití všech obvodů zapojení.

Zapojení řídicích obvodů vstupu a výstupu pro inteligentní terminál podle vynálezu je znázorněno na připojených výkresech, na nichž obr. 1 představuje blokové schéma zepejení, obr. 2a až 2d schéma zapojení vstupního a výstupního registru, obr. 3a až 3f echéma zapojení vstupního a výstupního řadiče, obr. 4 skladbu mikroinstrukce a obr. 5 časový diagram časového zdroje.

Zapojeni řídicích obvodů vstupu a výstupu pro inteligentní terminál podle vynálezu se skládá ze vstupního a výstupního registru VVREG, vstupního a výstupního řadiče VVŘAD a vstupní a výstupní sběrnice VVS (obr.1). Obvody, na které jsou připojeny vstupy a výstupy uvedených řídicích obvodů, to je časový zdroj, klávesnice, procesor, snímač magnetických štítků, displej, obvody indikace, obvody ručního ovládání, aritmetické a logická jednotka, nulovací obvod a řídicí jednotka mikroprocesoru, nejsou znázorněny.

První vstup 91 klopného obvodu KCFS typu J-K pro nastavení do stavu logické 1 pro signál T1D0R je připojen na první vstup devátého třívstupového obvodu NST9 typu negace logického součinu a tvoří současně ávacátý šestý vstup 026 zapojeni, připojitelný na neznázorněný časový zdroj (obr. 2a až 2d, 3a až 3f). Druhý vstup 92 klopného obvodu KCFS typu J-K pro nastavení do stavu logické 1 pro signál HD0T2 je připojen na třetí vstup 93 klopného obvodu KCFS typu J-K pro nastavení do stavu logické 1 a tvoří současně dvacátý sedmý vstup 027 zapojení, připojitelný na časový zdroj. Hodinový vstup 232 dvacátého třetího klopného obvodu KCDC1 typu D pro signál T5B je připojen přes sedmý invertor INV7 na hodinový vstup 95 klopného obvodu KCFS typu J-K a na první vstup osmého dvouvstupového obvodu NSD8 typu negace logického součinu a tvoří současně dvacátý třetí vstup 023 zapojeni, připojitiný na časový zdroj. Nulovací vstup 99 klopného obvodu KCFS typu J-K pro signál NUL je připojen na druhý vstup čtyřicátého čtvrtého dvouvstupového obvodu NSD44 typu negace logického součinu, na druhý vstup jedenáctého třívstupového obvodu NSTll typu negace logického součinu, na druhý vstup patnáctého třívstupového obvodu NST15 typu negace logického součinu, na vstupní a výstupní sběrnici WS pro připojení periferních zařízení a tvoří současně dvacátý osmý vstup 028 zapojeni, připojitelný na neznázorněný nulovací obvod, jedničkový výstup 091 klopného obvodu KCFS typu J-K pro signál CFS je připojen na první vstup dvanáctého dvouvstupového obvodu NSD12 typu negace logického součinu, na nulovací vstup 213 dvacátého prvního klopného obvodu KCFO typu D a na nulovací vstup 223 dvacátého druhého klopného obvodu KCF1 typu D. Nulový výstup 092 klopného obvodu KCFS typu J-K pro signál CFS je připojen přes šestý invertor INV6 na nulovací vstup 233 dvacátého třetího klopného obvodu KCDC1 typu D a ns nulovací vstup 243 dvacátého čtvrtého klopného obvodu KCDC2 typu D. Jedničkový výstup 2101 dvacátého prvního klopného obvodu KCFO pro signál CFQje připojen na první a druhý vstup druhého čtyřvstupového obvodu NSC2 typu negace logického součinu, na první vstup pátého třívstupového obvodu NST5 typu negace logického součinu, na první vstup devátého dvouvstupového obvodu ŇSD9 typu negace logického součinu, na druhý vstup padesátého čtvrtého dvouvstupového obvodu NSD54 typu negace logického součinu a na základní vstup 221 dvacátého druhého klopného obvodu KCF1 typu D. Nulový výstup 2102 dvacátého prvního klopného obvodu KCFO typu D pro signál Č/o je připojen na první vetup třetího čtyřvstupového obvodu NSC3 typu negace logického součinu a na první a druhý vstup 96,97 klopného obvodu

KCFS typu J-K pro nastavení do stavu logické 0. jedničkový výstup 2201 dvacátého druhého klopného obvodu KCF1 typu D pro signál CF1 je připojen ne třetí vstup 98 klopného obvodu KCFS typu J-K pro nastevení do stavu logické 0, na druhý vstup pátého třivstupového obvodu NST5 typu negace logického součinu a na druhý vstup třetího čtyřvstupového obvodu NSG3 typu negace logického součinu, Nulový výstup 2202 dvacátého druhého klopného obvodu KCF1 typu D pro signál CF1 jej připojen na základní vstup 211 dvacátého prvního klopného obvodu KCFO typu D, na druhý vstup devátého dveuvstupevého obvodu NSD9 typu negace logického součinu a na třetí vstup druhého čtyřvstupového obvodu NSC2 typu negace logického součinu. Nulový výstup 2302 dvacátého třetího klopného obvodu KOPCI typu D je připojen na základní vstup 231 dvacátého třetího klopného obvodu KCDC1 typu D, na hodinový vstup 242 dvacátého čtvrtého klopného obvodu KCDC2 typu D a na první vstup šestnáctého dveuvstupevého obvodu NSD16 typu negace logického součinu, jehož výstup pro signál CDCZ je připojen ne druhý vstup sedmého dvouvstupového obvodu NSD7 typu negace logického součinu. Jedničkový výstup 2401 dvacátého čtvrtého klopného obvodu KCDC2 typu D je připojen na první vstup sedmnáctého dvouvstupového obvodu NSD17 typu negace logického součinu, jehož výstup je připojen na druhý vstup šestnáctého dveuvstupevého obvodu NSD16 typu negace logického součinu. Nulový výstup 2402 dvacátého čtvrtého klopného obvodu KCDC2 typu D je připojen na základní vstup 241 dvacátého čtvrtého klopného obvodu KCDC2 typu D. Výstup devátého dvouvstupového obvodu NSD9 typu negace logického součinu pro signál F1 je připojen nandruhý vstup dvanáctého dvouvstupového obvodu NSD12 typu negace logického součinu a na vstup osmého invertorů INV8, jehož výstup pro signál F1 je připojen na první vstup sedmého dvouvstupového obvodu NSD7 typu negace logického součinu, na první vstup třinástéhe dvouvstupového obvodu NSD13 typu negace logického součinu, na první vstup čtrnáctého dvouvstupového obvodu NSD14 typu negace logického součinu a tvoří současně devatenáctý výstup 0019 zapojení, připojitelný ne neznázerněneu řídicí jednotku mikroprocesoru. Výstup seiméhe dvouvstupového obvodu NSD7 typu negace logického součinu je připojen na druhý vstup osmého dvouvstupového obvodu NSD8 typu negace logického součinu, jehož výstup je připejen na hodinový vstup 212 dvacátého prvního klopného obvodu KCFO typu D a na hodinový vstup 222 dvacátého druhého klopného obvodu KCF1 typu D. Vstup 111 prvního bitu kódu prvního dekodéru 1DK4i 10 pro signál Q14 tvoří současně dvacátý vstup 020 zapojení, připojitelný na neznázorněný procesor, kdežto jeho vstup 112 druhého bitu kódu pro signál Q15 tvoří současně *

dvacátý první vstup 021 zspojení, připojitelný no procesor a jeho vstup 113 třetího bitu kódu pro signál QO tvoří současně třináctý vstup 013 zapojeni, připojitelný na proceser, přičemž jeho vstup 114 čtvrtého bitu kódu je připojen ne nulový potenciál. První výstup 1 prvního dekodéru 1ΡΚ4ς10 je připojen na vstup devátého invertorů INV9, jehož výstup pro signál VVD1 je připejen na první vstup osmého třivstupového obvodu NST8 typu negace logického součinu. Druhý výstup 2 prvního dekodéru 1DK4:1O je připojen na vstup desátého invertorů INV10, jehož výstup je připojen na třetí vstup dvacátého čtvrtého čtyřvstupového součtově součinového hradla SSHC24. Třetí výstup 3 prvního dekodéru 1DK4:1Q je připojen na vstup jedenáctého invertorů 1NV11, jehož výstup pro signál VVD3 je připojen na první vstup dvacátého čtvrtého čtyřvstupového součtově součinového hradla SSHC24. Čtvrtý výstup 4 prvního dekodéru 1DK4:1Q je připojen na první vstup druhého třivstupového obvodu NST2 typu negace logického součinu, jehož výstup pro signál VVD456 je připojen ne druhý vstup jedenáctého dvouvstupového obvodu NSD 11 typu negace logického součinu a přes pátý invertor INV5 ne první vstup padesátého čtvrtého dvouvstupového obvodu NSD54 typu negace logického součinu, jehož výstup je připojen ne nastavovací vstup 224 dvacátého druhého klopného ©bvodu KCF1 typu D. Pátý výstup 5 prvního dekodéru 1DK4:1O pro signál VVD5 je připojen na druhý vstup druhého třívstupového obvodu NST2 typu negace logického součinu a na druhý vstup třináctého dvouvstupového obvodu NSD13 typu negace logického součinu, jehož výstup pro signál TlDOÍllV) tvoří současně dvacátý první výstup 0021 zapojení, připojitlený na časový zdroj, šestý výstup 6 prvního dekodéru 1DK4:1O je připojen na třetí vstup druhého třívstupového obvedu NST2 typu negace logickéhe součinu. Sedmý výstup 7 prvního dekodéru 1DK4:1O pro signál Wbó je připojen na druhý vstup čtrnáctého dvouvstupového obvodu NSD14 typu negace logického součinu a na vstup ávenáctého invertorů INV12, jehož výstup pro signál VVD7 je připojen na první vstup šestého třívstupového obvodu NST6 typu negace logického součinu o na první vstup sedmého třívstupového obvodu NST7 typu negace logického součinu. Vstup 121 prvního bitu kódu druhého dekodéru 2DK4:10 pro signál Q8 tvoří současně šestnáctý vatup 016 zopojení, připojitelný na procesor, kdežto jeho vstup 122 druhého bitu kódu pro signál Q9 tvoří současně sedmnáctý vstup 017 zapojení, připojitelný na procesor a jeho vstup 123 třetího bitu kódu pro signál Q10 tvoří současně osmnáctý vstup 018 zapojení, připojitelný na procesor, přičemž jeho vstup 124 čtvrtého bitu kódu pro signál Qll tvoří současně devatenáctý vstup 019 zapojení, připojitelný ne procesor. *rvní výstup 10 druhého dekodéru 2DK4:10 pro signál v/0 je připejen na třetí vstup čtvrtého třívstupového obvodu NST4 typu negace logickéhe součinu a na vstup třináctého invertorů INV13, jehož výstup pro signál v=0 je připojen na první vstup prvního dvouvstupového obvodu NSK1 typu negace logického součinu s otevřeným kolektorem, na druhý vstup osmnáctého dvouvstupového' obvodu NSD18 typu negace logického součinu, na druhý vstup třicátého třetího dvouvstupového obvodu NDS33 typu negace logického součinu a na čtvrtý vstup dvacátého pitého čtyřvstupového součtově součinového hradla SSHC25, jehož výstup je připojen na nastavovací vstup 254 dvacátého pátého klopného obvodu KRBIT typu D. Druhý výstup — druhého dekodéru 2ΡΚ4·Ί0 je připojen na vstup čtrnáctého invertorů INV14. jehož výetup pro signál v=l je připojen na první vstup druhého dvouvstupového obvodu NSK2 typu negace logického součinu s otevřeným kolektorem, na druhý vstup dvacátého čtvrtého dvouvstupového obvodu NSD24 typu negace logického součinu a ne první vstup dvacátého pátého dvouvstupového obvodu NSD25 typu negace logického součinu, jeho*ž výstup pro signál OVFR tvoří současně šestnáctý výstup 0016 zapojení, připojitelný na neznáBorněnou aritmetickou jednotku β logickou jednotku. Třetí výstup 30 druhého dekodéru 2DK4:10 je připojen na vstup patnáctého invertorů INV15. jehož výstup pro signál v*2 je připejen ná první vstup třetího dvouvstupového obvodu NSK3 typu negace logického součinu s otevřeným kolektorem, na druhý vstup dvacátého druhého dvouvstupového obvodu NSD22 typu negace logického součinu, na první vstup dvacátého třetího dvouvstupového obvodu NSD23 typu negace logického součinu, na druhý vstup třicátého čtvrtého dvouvstupového obvodu NSD34 typu negace logického součinu a na druhý vstup čtyřicátého Sedmého dvouvstupového obvodu NSD47 typu negace logického součinu, jehož výstup je připojen přes čtyřicátý pátý invertor INV45 na hodinový vstup 262 dvacátého šestého klopného obvodu KX02 typu D. čtvrtý výstup 40 druhého dekodéru 2DK4ilO je připojen na vstup šestnáctého invertorů INV16, jehož výstup pro signál v=3 je připojen na první výstup čtvrtého dvouvstupového obvodu NSK4 typu negace logického součinu e otevřeným kolektorem, na druhý vstup

21J298 dvacátého šestého dvouvstupového obvodu NSD26 typu negace logického součinu a na'druhý vstup dvacátého osmého dvouvstupového obvodu NSD28 typu negace logického součinu, jehož výstup je připojen na třetí vstup patnáctého třívstupového obvodu MSTI 5 typu negace logického součinu.

Pátý výstup 50 druhého dekodéru 2DK4:10 je připojen na druhý vstup třetího třívstupového obvodu NST3 typu negace logického součinu a na vstup sedmnáctého invertoru INV17, jehož výstup pro signál v=4 je připojen na první vstup pátého dvouvstupového obvodu NSK5 typu negace logického součinu s otevřeným kolektorem, na druhý vstup dvacátého devátého dvouvstupového obvodu NSD29 typu negace logického součinu a na druhý vstup čtyřicátého osmého dvouvstupového obvodu NSD48 typu negace logického součinu, jehož výstup je připojen ne první vstup čtyřicátého devátého dvouvstupového obvodu NSD49 typu negace logického součinů. Šestý výstup 60 druhého dekodéru 2DK4ilO je připojen navvstup osmnáctého invertoru INV18. jehož výstup pro signál v=5 je připojen na první vstup šestého dvouvstupového obvodu NSK6 typu negace logického součinu s otevřeným kolektorem, ne druhý vstup padesátého dvouvstupového obvodu NSD50 typu negace logického součinu a na první vstup padesátého prvního dvouvstupového obvodu NSD51 typu negace logického součinu, jehož výstup je připojen na druhý vstup padesátého druhého dvouvstupového obvodu NSD52 typu negace logického součinu. Sedmý výstup 70 druhého dekodéru 2DK4:1O je připojen na první vstup třetího třívstupového obvodu NST3 typu negace logického součinu, na druhý vstup desátého dvouvstupového obvodu NSD10 typu negace logického součinu, na druhý vstup čtvrtého třívstupového obvodu NST4 typu negace logického součinu a na vstup devatenáctého invertoru INV19, jehož výstup pro signál v=6 je připojen ne první vstup sedmého dvouvstupového obvodu NSK7 typu negace logického součinu s otevřeným kolektorem, na druhý vstup dvacátého prvního dvouvstupového obvodu NSD21 typu hegace logického součinu, na druhý vst-p třicátého druhého dvouvstupového obvodu NSD32 typu negace logického součinu, na první vstup padesátého třetího dvouvstupového obvodu NSD53 typu negace logického součinu a na druhý vstup prvního až čtvrtého čtyřvstupového součtově součinového hradla SSHC1 až SSHC4. Osmý výstup 80 druhého dekodéru 2DK4:10 je připojen ne třetí vstup třetího třívstupového obvodu NST3 typu negace logického součinu, na první vstup desátého dvouvstupového obvodu NSD10 typu negace logického součinu, na první vetup čtvrtého třívstupového obvodu NST4 typu negace logického součinu a na vstup dvacátého invertoru INV20, jehož výstup pro signál v=7 je připojen na čtvrté vstupy prvního až, čtvrtého čtyřvstupového součtově součinového hradla SSHC1 až SSHC4. Devátý výstup £0 druhého dekodéru 2DK4:1O je připojen na vstup dvacátého prvního invertoru INV21, jehož výstup pro signál v=8 jr připojen na druhý vstup třicátého pátého dvouvstupového obvodu NSD35 typu negace logického součinu, jehož výstup pro signál STC8 je připojen na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Desátý výstup 100 druhého dekodéru 2DK4:10 je připojen na vstup dvacátéhe druhého invertoru 1NV22. jehož výstup pro signál v=9 je připojen na druhý vstup třicátého šestého dvouvstupového obvodu NSD36 typu negace logického součinu a na první vstup třicátého sedmého dvouvstupového obvodu NSD37 typu negace logického součinu, jehož výstup pro signál ČLP9 je připojen ne vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Výstup třetího třívstupového obvodu NST3 typu negace logického součinu pro signál v=4,6,7 je připojen na druhý vstup dvacátého dvouvstupového obvodu NSD20 typu negace logického součinu, jehož výstup je připojen na třetí vstup jedenáctého třívstupového obvodu NST11 typu negace logického součinu. Výstup desátého dvouvstupového obvodu NSD10 typu negace logického součinu pro signál v= 6, 7 je připojen no druhý vstup prvního dvouvstupového obvodu NSD1 typu negace legickéhe součinu no druhý vstup sedmnáctého dveuvstupového obvodu NSD17 typu negoce logického součinu a na druhý vstup druhého dvouvstupovéhe obvodu NSD2 typu negace logického součinu, jehož výstup je připojen na druhé vstupy devátého až dvanáctého čtyřvstupového součtově součinového hradle SSHC9 až SSHC12 a přes druhý invertor INV2 jednak na třetí vstupy devátého až dvanáctého čtyřvstupového součtově součinového hradle SSHC9 až SSHC12. jednak na první vstup třináctého čtyřvstupového součtově součinového hradla SSHC13 a na druhý vstup prvního třívstupového ohvedu NST1 typu negace logického součinu. Výstup čtvrtého třívstupového obvodu NST4 typu negace logického součinu pro signál v=0,

6, 7 je připojen na druhý vstup dvacátého pátého čtyřvstupového součtově součinevéhe hradla SBHC25 a na první vstup devatenáctého dveuvstupového obvodu NSD19 typu negace legickéhe součinu, jehož výstup je připojen na první vstup čtyřicátého čtvrtého dvouvstupovéhe obvodu NSD44 typu negace logického součinu. Výstup dvanáctého dveuvstupového obvodu NSD12 typu negace logického součinu pro signál HPOV(W) tvoří současně sedmnáctý výstup 0017 zapojení, připojitelný na časový zdroj. Výstup čtrnáctého dveuvstupového obvodu NSD14 typu negace logického součinu je připojen ne vstup dvacátého čtvrtého invertoru INV24. jehož výstup pre signál VDOS je připojen na druhé vstupy třetíhe až šestého dveuvstupového obvodu NSD3 až NSD6 typu negace logického součinu. Výstup druhého čtyřvstupového obvodu NSC2 typu negace logického součinu pro signál FlV je připojen na druhé vstupy pátého až osmého čtyřvstupového součtově součinového hradla SSHC5 až SSHC8, na druhé vstupy čtrnáctého až sedmnáctého čtyřvstupového součtově součinového hradla SóHC14 ež SSHC17. na druhé vstupy devatenáctého až dvacátého druhého součtově součinového hradla SSHG19 až SbHC22 a na vstup dvacátého šestého invertoru INV26, jehož výstup pro signál FlV je připojen na první vatup druhého dvouvstupovéno obvodu MSD2 typu negace logického součinu, na čtvrté vstupy pátého až osmého, čtrnáctého až sedmnáctého a devatenáctého až dvacátého druhého čtyřvstupového součtově součinového hradla SSHC5 až SSHC8. SSHC14 až SSHC17 a SSHC19 až S3HC22, na třetí vstup osmnáctého čtyřvstupového součtově součinového hradla SSHC18 a na druhý vstup dvacátého třetího čtyřvstupového součtově součinového hradle SSHC23. Výstup pátého třívstupového obvodu NST5 typu negace logického součinu je připojen na vstup dvacátého sedmého invertetu INV27. jehož výstup pro signál F2TB je připojen na první vstup jedenáctého dveuvstupového obvodu NSD11 typu negace logického součinu, na druhý vstup padesátého pátého dvouvstupovéhe obvodu NSD55 typu negace logického součinu, na druhý vstup šestého třívstupového obvodu NST6 typu negace logického součinu, na druhy vstup sedmého třívstupového obvodu NST7 typu negace logického součinu a na druhý vstup osmého třívstupového obvodu NST8 typu negace logického seučinu, jehež výstup je připojen na vstup třicátého invertoru INV30. jehož výstup pro signál IMPC je připojen na první vstup dvacátého prvního dveuvstupového obvodu NSD21 typu negace logického součinu, na první vstup osmnáctého dveuvstupového obvodu NSD18 typu negace logického součinu, na druhý vstup dvacátého třetího dveuvstupového obvodu NSD23 typu negace logického součinu a na první vstup dvacátého čtvrtého dveuvstupového obvodu NSD24 typu negace logického součinu, jehož výstup pro signál OVFŠ tvoří současně patnáctý výstup 0015 zapojení, připojitelný na aritmetickou a logickou jednotku. Výstup šestého třívstupového obvodu NST6 typu negace logického součinu je připojen na vstup dvacátého osmého invertorů INV28. jehož výstup pro signál IMPA je připojen ne první vstup dvacátého druhého dveuvstupevého obvedu NSD22 typu negace logického součinu, na první vstup dvacátého šestého dvouvstupového ebvodu NSD26 typu negace logického součinu, na první vstup třicátého pátého dvouvstupového obvodu NSD35 typu negace logického součinu, na první vstup třicátého šestéhe dvouvstupového obvodu NSD36 typu negace logického součinu, na první vstup dvacátého devátého dvouvstupového obvodu NSD29 typu negace logického součinu, na první vstup dvacátého pátého Styřvstupevého součtově součinového hradla SSHC25 a na druhý vstup padesátého třetího dvouvstupového obvodu NSD53 typu negace logického součinu, jehož výstup pro signál RÓ5 tvoří současně dvanáctý výstup 0012 zapojení, připojitelný na obvody indikace. Výstup sedmého třívstupového obvodu NST7 typu negace logického součinu je připojen na vstup dvacátého devátého invertorů INV29. jehož výstup pro signál IMPB je připojen na první vstup třicátého druhého dvouvstupového obvodu NSD32 typu negace logického součinu, na první vstup třicátého třetího dvouvstupového obvodu NSD33 typu negace logického součinu a na první vstup třicátého čtvrtého dvouvstupového obvodu NSD34 typu negace logického součinu, jehož výstup pro signál dLČS je připojen na vstupní a výstupní sběrnici WS pro připojení periferního zařízeni. Výstup třetího čtyřvstupového obvodu NSC3 typu negace logického součinu je připojen na vstup třicátého prvního invertorů INV31. jehož výstup pro signál IMPD je připojen na dnuhý vstup devatenáctého dvouvstupového obvodu NSD19 typu negace logického součinu, na první vstup dvacátého dveuvstupevého obvodu NSD20 typu negece logického součinu, na druhý vstup dvacátého pátého.dvouvstupového obvodu NSP25 typu negace logického součinu, na první vstup dvacátého osmého dvouvstupového obvodu NSD26 typu negace logického součinu, na druhý vstup třicátého sedmého dvouvstupového obvodu NSD37 typu negace logického součinu, ne první vstup čtyřicátého sedmého dvouvstupového obvodu NSD47 typu negace lefického součinu, na druhý vstup padesátého prvního dvouvstupového obvedu NSP51 typu negace logického součinu a na první vstup prvního dvouvstupového obvedu NSD1 typu negece logického součinu, jehož výstup je připojen na nastavovací vstupy 14. 24. 34, 44 prvního až čtvrtého klopného obvedu Ky(lS).KVil4).SVll3).KV(l£). Výstup dvacátého čtvrtého čtyřvstupového seučtevě součinového hradla SSHC24 je připojen přes třicátý druhý invertor INV32 na první vstup padesátého pátého dvouvstupového obvodu NSD55 typu negace logického součinu, jehož výstup pro signál PRSST tvoří současné čtrnáctý výstup 0014 zppojení, připojitelný na aritmetickou a logickou jednotku. Výstupy prvního ež sedmého dvouvstupového obvodu NSK1 až NSK7 typu negace logického součinu s otevřeným kolektorem jsou spojeny a připojeny jednak přes čtrnáctý odpor R14 na kladný pól + zdroje elektrické energie, jednak na čtvrtý vstup dvacátého čtvrtého čtyřvstupového součtově součinového hradla SSHC24. jednak přes dvacátý pátý inverter INV25 na druhý vstup dvacátého čtvrtého čtyřvstupového seučtevě součinového hradla SSHC24. Výstup jedenáctého dveuvetupevého obvedu NSD11 typu negace logického součinu je připojen na vstup dvacátého třetíhe invertaru INV23. jehaž výstup pro signál F2TB456 je připojen na třetí vstup dvacátého pátého čtyřvstupového součtově součinového hradla SSHC25. na první vetup čtyřicátého osmého dvouvstupového obvodu NSD48 typu negace logického součinu s ns první vstup padesátého dvouvstupového obvedu NSD50 typu negace logického součinu, jehož výstup je připojen na první vstup padesátého druhého dvouvstupového obvodu NSD52 typu negace logického součinu. Výstup patnáctého dveuvstupevého obvodu NSD15 typu negace legickéhe součinu je připojen na druhý vstup pátého dveuvstupového obvedu NSK5 typu negece logického součinu s otevřeným kolektorem» Druhý vstup šestého dvouvstupového obvedu MSK6 typu negece logického součinu s otevřeným kolektorem pro signál XQM je připojen přes třináctý odpor R13 na kladný pel + zdroje elektrické energie a tvoří Boučasně dvanáctý vstup 012 zapojení, připojitelný na obvody ručního ovládání. Vstup čtyřicátého čtvrtého invertoru IMV44 pro signál KSTOP je připojen na druhý vstup prvního dveuvstupového obvodu MSKl typu negece logického součinu s otevřeným kolektorem, na vstupní a výstupní sběrnici WS pro připojení periferních zařízení a tvoří součesně sedmý vstup 07 zapojení, připojitelný na klávesnici. Výstup čtyřicátého čtvrtého invertoru IWV44 pro signál KSTOP je připojen přes osmnáctý odpor R18 na kladný pól + zdroje elektrické energie a na první vstup třicátého devátého dvouvstupového obvodu NSD39 typu negace logického součinu, jehož výstup je připojen na první vstup dvanáctého třívstupo vého obvodu NST12 typu negace logického součinu. Výstup osmnáctého dvouvstupového obvodu NSD18 typu negece logického součinu je připojen na první vstup desátého třívstupového obvodu NST10 typu negace logického součinu, jehož výstup pre signál PREB je připojen na první vstup jedenáctého třívstupového obvedu NST11 typu negece logického součinu, na druhý vstup devátého dveuvstupového obvodu NSD39 typu negece logického součinu,· na druhý vstup sedmého dvouvstupového ebvodu M3K7 typu negace logického součinu s otevřeným kolektorem a na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Vstup třicátého třetího invertoru IMV33 pre signál P je připojen na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, přes patnáctý odpor R15 na kladný pól + zdroje elektrické energie a přes šestnáctý odpor R16 na nulový potenciál. Výstup třicátého třetího^ invertoru INV33 je připojen na první vstup čtyřicátého dvouvstupového obvodu MSD40 typu negace logického součinu, na druhý vstup třinácténo třívstupového obvedu MST13 typu negace logického součinu a na druhý vstup dvanáctého třívstupového obvodu MSTI2 typu negace logického součinu, jehož výstup pro signál PRER je připojen na vstupní a výstupní sběrnici WS pro připojení periferních zařízení a tvoří současně dvacátý výstup 0020 zapojení, připojitelný na řídicí jednotku mikroprocesoru. Výstup jedenáctého třívstupového obvodu MSTU typu negace logického součinu je připojen na třetí vstup desátého třívstupového obvodu NST10 typu negace logického součinu a na první vstup třináctého třívstupového obvedu NST13 typu negace logického součinu, jehož výstup pro signál X(Í4Ř je jednak připojen na vstup třicátého šestého invertoru INV36 a na druhý vstup šestnáctého třívstupového obvodu MST16 typu negace logického součinu, jednak tvoří současně desátý výstup 0010 zapojení, připojitelný na displej. Výstup třicátého šestáho invertoru INV36 je připojen přes první kondensátor G1 jednak na vstup třicátého sedmého invertoru 1MV37 jednak přes devatenáctý odpor R19 na nulový potenciál. Třicátý šestý a třicátý sedmý invertor IMV36 a 1MV37, první kondensátor Cl a devatenáctý odpor R19 tvoří první monostabilní klopný obvod. Výstup třicátého sedmého invertoru IMV37 je připojen na první vstup čtyřicátého druhého dvouvstupového ebvodu NSD42 typu negace logického součinu, jehož výstup je připojen přes třetí kondensátor 03 jednak na druhý vstup čtyřicátého třetího dvouvstupového obvedu NSD43 typu negace logického součinu, jednak přes dvacátý první odpor R21 na nulový potenciál. Výstup čtyřicátého třetího dvouvstupového obvodu MSD43 typu negece logického součinu je připojen na druhý vstup čtyřicátého druhého dveuvstupového ebvodu NSD42 typu negace logického součinu a na první vstup čtyřicátého pátého dvouvstupového obvodu MSD45 typu negace logického součinu, jehož výstup pre signál VOUS je připojen na vstup čtyřicátého invertoru INV40. na vstup čtyřicátého třetího inverteru INV43. na třetí a čtvrtý vstup třináctého čtyřvstupového součtově součinového hradla SSHC13. na první a druhý vstup osmnáctého čtyřvstupového součtově součinového hradla SSHC18 a na třetí a čtvrtý vstup dvacátého třetího čtyřvstupového Součtově součinového hradla SSHC23, jehož výstup je připojen na ho dinavé vstupy 132, 142, 162 třináctého až Šestnáctého kloiného obvodu KVl3)< KV(2), KVll). KV(0) typu D a přes čtvrtý invertor INV4 ne čtvrtý vstup osmnáctého čtyřvstupového součtově součinového hradla SSHC18. Výstup čtyřicátého třetího invertoru INV43 pro signál VÓllŠ tvoří současně osmnáctý výstup 0018 zapojení, připojitelný na řídicí jednotku mikroprocesoru. Výstup čtyřicátého dveuvstupového obvedu NSD40 typu negace logického součinu je připojen na třetí vstup dvanáctého třívstupového obvodu NST12 typu negace logického součinu, na třetí vstup třináctého třívstupového obvodu NST13 typu negace logického součinu a na první vstup čtyřicátého prvního dveuvstupového obvodu NSD41 typu negace logického součinu, jehož výstup je připojen na druhý vstup čtyřicátého dveuvstupového obvodu NSD40 typu negace logického součinu. Výstup devátého třívstupového obvedu NST9 typu negace logického součinu je připojen na druhý vstup desátého třívstupového obvodu NST10 typu negace logického součinu a na druhý vstup čtyřicátého prvního dveuvstupového obvedu NSD41 typu negace logického součinu. Druhý vstup devátého třívstupového· obvodu NST9 typu negace logického součinu pro signál T1D0S tvoří součysně dvacátý pátý vstup 025 zapojení, připojitelný na časový zdroj. Třetí vstup devátého třívstupového obvedu WST9 typu negace logického součinu pro signál TAKT tvoří současné dvacátý čtvrtý vstup 024 zapejení, připojitelný na čssevý zdroj. Výstup dvacátého prvního dvouvstupového obvodu NSD21 typu negace logického součinu je připojen na druhý vatup čtrnáctého třívstupového obvedu NST14 typu negace logického součinu, jehož první a třetí vstup jsou připojeny na kladný pol + zdroje elektrické energie a jehož výstup je připojen přes druhý kondensátor 02 jednak ns vstup třicátého osmého invertoru INV38. jednak přes dvacátý adpor R20 na nulový potenciál. Druhý kondensátor C2, dvacátý odpor R20 a třicátý osmf inverter INV38 tváří druhý menestabilní klopný obvod. Výstup třicátého osmého invertoru INV38 je připojen ns první vstup čtyřicátého Šestého dveuvstupového obvodu NSD46 typu negace logického součinu, jehož výstup je připojen přes čtvrtý kondensátor C4 jednak ns vstup třicátého devátého invertoru INV39. jednak přes dvacátý druhý odpor R22 no nulový potenciál. Výstup třicátého devátého inverteru i£tlV39 je připojen na druhý vstup čtyřicátého šestého dveuvstupového obvodu NSD46 typu negace lsgickéhe součinu a na druhý vstup čtyřicátéha pátého dveuvstupového obvodu NSD45 typu negace legického součinu. Čtyřicátý šestý dvouvstupový obvod NSD46 typu negace logického seučinu, čtvrtý kondensátor C4, dvacátý druhý odpor R22 a třicátý devátý inverter INV39 tvoří třetí monostabilní klopný obvod. První vstup čtyřicátého třetího dvouvstupového obvodu NSD43 typu negace logického součinu pro signál Qp je připojen přes dvacátý čtvrtý odpor R24 na kladný pól + zdroje elektrické energie a tvoří současně jedenáctý vstup 011 zapojení, připojitelný ne obvody ručního ovládáeí. Výstup čtyřicátého invertoru INV40 je připojen přes pátý kondensátor C5 jednak na vstup čtyřicátého prvního invertoru INV41. jednak přes dvacátý třetí odpor R23 na nulový potenciál. Čtyřicátý a čtyřicátý první inverter 1NV40 a INV41. pátý kondensátor C5 a dvacátý třetí odpor R23 tvoří čtvrtý monostabilní klopný obvod. Výstup čtyřicátého prvního invertoru 1NV41 je připojen na hodinový vstup 252 dvacátého pátého klopného obvodu KRBIT typu D, jehož základní vstup 251 je připojen na nulový potenciál a jehož jedničkový výstup 2501 pro signál RBIT je připojen ba vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Výetup čtyřicátého čtvrtého dvouvstupového obvodů NSD44 typu negace logického seučinu je připojen přes čtyřicátý druhý invertor INV42 na nulovací vstup 253 dvacátého pátého klopného obvodu KRBIT. Výstup dvacátého druhého dvouvstupového obvodu NSD22 typu negace logického součinu pro signál v23 tvoří současně šestý výstup 006 zapojení, připojitelný na snímač magnetických štítků. Výstup dvacátého třetího dvouvstupového obvodu NSD23 typu negace logického seučinu pro signál v2R tvoří současně sedmý výstup 007 zapojení, připojitelný na snímač magnetických štítků. Výstup dvacátého šestého dvouvstupového obvodu NSD26 typu negace logického součinu je připojen na první vstup dvacátého sedmého dvouvstupového obvodu NSD27 typu negace logického součinu, jehož výstup je připojen na prgní vstup patnáctého třívstupového obvodu NST15 typu negace logického součinu. Výstup patnáctého třívstupového obvodu NST15 typu negace logického seučinu pro signál ROj je připojen na druhý vstup dvacátého sedmého dvouvstupového obvodu NSD27 typu negace logického seučinu a na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Výstup dvacátého devátého dvouvstupového obvodu NSD29 typu negace logického součinu je připojen na první vstup třicátého dvouvstupového obvodu NSD30 typu negace logického součinu, jehož výstup je připojen na první vstup třicátého prvního dvouvstupového obvodu NSD31 typu negace logického součinu.

Výstup třicátého prvního dvouvstupového obvodu NSD31 typu negace logického součinu pro signál R04 je připojen na druhý vstup třicátého dvouvstupového obvodu NSD30 typu negace logického součinu, na druhý vstup patnáctého dvouvstupového obvodu NSD15 typu negace logického součinu a tvoří současné jedenáctý výstup 0011 zypojení, připojitelný na displej. Druhý vstup třicátého prvního dvouvstupového obvodu NSD31 typu negace logického seučinu pro signál ksW je připojen přes sedmnáctý odpor R17 na kladný pól + zdroje elktrické energie a tvoří současně devátý vstup 09 zapojení, připojitelný na displej. Čtvrtý vstup třetího čtyřvstupevého obvodu NSC3 typu negace logického součinu pro sig‘nál Q1 je připojen na vatup třicátého čtvrtého invertoru INV34 a tvoří současně čtrnáctý vstup 014 zapojení, připojitelný na procesor. Výstup třicátého čtvrtého invertoru INV34 pro signál θΣ je připojen na třetí vstup osmého třívstupového obvodu NST8 typu negace logického součinu. Čtvrtý vstup sedmého třívstupového obvodu NST7 typu negace logického součinu pro signál Q3 je připojen na vstup čtyřicátého šestého invertoru INV46 a tvoří současně patnáctý vstup 015 zapojení, připojitelný na procesor. Výstup čtyřicátého šestého invertoru INV46 pro signál ^3 je připojen na třetí vstup šestého třívstupového obvodu

NST6 typu negace logického součinu.

Druhý vstup druhého dvouvstupového obvodu NSK2 typu negace logického součinu s otevřeným kolektorem pro signál OVF tvoří současně dvacátý druhý vstup 022 zapojení, připojitelný na aritmetickou a logickou jednotku. Nastavovací vstup 264 dvacátého šestého klopného obvodu KKQ2 typu D pro signál 7025 je připojen přes dvacátý pátý odpor R25 na kladný pól + zdroje elektrické energie a tvoří současně osmý vstup 08 zapojení, připojitelný na snímač magnetických štítků. Základní vstup 261 dvacátého šestého klopného obvodu KK02 typu D je připojen na nulový potenciál, kdežto jeho jedničkový výetup 2601 pro signál X02 je připojen na druhý vstup třetího dvouvstupového obvodu NSK3 typu negace logického součinu s otevřeným kolektorem a tvoří současně osmý výstup 008 zapojení, připojitelný na snímač magnetických štítků. Výetup čtyřicátého devátého dvouvstupového obvodu NSD49 typu negace logického součinu pro signál X04 je připojen na první vstup šestnáctého třívstupového obvodu NST16 typu negace logického součinu a tvoří současně devátý výstup 009 zapojení, připojitelný na displej. Výetup šestnáctého třívstupového obvodu NST16 typu negace logického součinu pro signál XÓ4 je připojen na druhý vetup čtyřicátého devátého dvouvstupového obvodu NSD49 typu negace logického součinu a na první vstup patnáctého dvouvstupového obvodu NSD15 typu negace logického součinu. Třetí vstup šestnáctého třívstupového obvodu NST16 typu negsce logického součinu pro signál 2ZN tvoří současně desátý vstup 010 zapojení, připojitelný na displej. Výetup psdesátého druhého dvouvstupového obvodu NSD52 typu negace logického součinu pro signál X05 tvoří současně třináctý výstup 0013 zapojení, připojitelný na obvody indikace. Výetup třicátého druhého dvouvstupového obvodu NSD32 typu negace logického součinu je připojen na první vstup třicátého osmého dvouvstupového obvodu NSD38 typu negace logického součinu, jehož výetup je připojen přes třicátý pátý invertor INV35 pro signál ČLČOó na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Výstup třicátého třetího dvouvstupového obvodu NSD33 typu negace logického součinu pro signál ČLcÓ je připojen na druhý vetup třicátého osmého dvouvstupového obvodu NSD38 typu negace logického součinu a na vstupní a výstupní sběrnici WS pro připojení periferních zařízeni. Výstup třicátého šestého dvouvstupového obvodu NSD36 typu negace logického součinu pro signál 5TC9 je připojen na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Třetí vstup prvního čtyřvstupového součtově součinového hradla SSHC1 pro oignál T1(3)V je připojen na první vstup devátého čtyřvstupového součtově součinového hradla SSHC9 a tvoří současně čtvrtý vstup 04 zapojení, připojitelný na procesor.

Třetí vstup druhého čtyřvstupového součtově součinového hradla SSHC2 pro signál T1(2)V je připojen na první vstup desátého čtyřvstupového součtově součinového hradla SSHC10 a tvoří současně třetí vstup OJ zapojení, připojitelný na procesor. Třetí vstup třetího čtyřvstupového součtově součinového hredla SSHC3 pro signál T1(1)V je připojitélný na první vetup jedenáctého čtyřvstupového součtově součinového hradla SSHC11 a tvoří současně druhý vstup 02 zapojení, připojitelný na procesor. Třetí vstup čtvrtého čtyřvstupového součtově součinového hradla SSHC4 pro signál I11O)V je připojen na první vstup dvanáctého čtyřvstupového součtově součinového hredla SSHC12 a tvoří současně první vstup 01 zapojení, připojitelný ne procesor, ^rvní vstup prvního třívstupového obvodu NST1 typu negace logického součinu pro signál W je připojen na čtvrtý vetup druhého čtyřvstupového obvodu NSC2 typu negace logického součinu, a tvoří současně šestý vstup <55 zapojení, připojitelný na časový zdroj. Výetup prvního třívstupového obvodu NST1 typu negace logického součinu je připojen na hodinové vstupy 12, 22, J2, £2 prvního až čtvrtého klopného obvodu KVCii?). KV114). KVtl3). kv(lž) typu D. První vstup dvacátého třetího čtyřvstupevého součtově součinového hradla SSHC23 pro signál TB je připojen na třetí vstup pátého třívstupovéhe obvodu NST5 typu negace legického součinu, na třetí vstup třetího Čtyřvstupevého obvodu NSC3 typu negace legického součinu, na hodinové vstupy 172.182.192.202 sedmnáctého až dvacátého klopného obvodu KV(3)a. KV(2)a. KV(l)a. KV(0)a typu D a tvoří současně pátý vstup 05 zapojení, připojitelný na časový zdroj. Výstup osmnáctého čtyřvstupevého součtově součinového hradla SSHC18 je připojen na hodinové vatupy 92.102.112.122 devátého až dvanáctého klopného obvodu KVÍ7). KV(6). KVC5). KV(4) áypáeB třetí invertor INV3 ha druhý vstup třináctého čtyřvstupevého součtově součinového hradla SSHC13. jehož výstup je připojen na hodinové vstupy 52. 62. 72. 82 pátého až osmého klopného obvodu KV(ll). KV110), KV(9). KV(8) typu D a přes první invertor INV1 na třetí vstup prvního třívstupového obvadu NST1 typu negace logického součinu. Výstup prvního součtově součinového hradla SSHC1 je připojen na základní vstup 11 prvního klopného obvodu KV(l^) typu D, jehož jedničkový výstup 101 pro signál V(15) je připojen na třetí vstup pátého čtyřvstupevého součtově součinového hradla SSHC5 a na čtvrtý vstup prvního čtyřvstupevého obvodu NSC1 typu negace legického součinu, kdežto jeho nulový výstup 102 pro signál V(15) je připojen na vstupní a výstupní sběrnici WS pro připojení periferních zařízeni. Výstup druhého součtově součinového hradla SSHC2 je připejen na základní vstup 21 druhého klopné#© obvodu kvt 14) typu D, jehož jedničkový výstup 201 pro signál V(14) je připojen na třetí vstup šestého čtyřvstupevého součtově součinového hradla SSHC6 a na třetí vstup prvního čtyřvstupového obvodu NSC1 typu negace legického součinu, kdežto jeho nulový výstup 202 pro signál V(14) je připojen na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Výstup třetího součtově součinového hradla SSHC3 je připojen na základní vatup 31 třetího klopného obvodu KV(l^) typu D, jehož jedničkový výstup pro signál VC13) je připojen na třetí vstup sedmého čtyřvstupového součtově součinového hradla SSHC7 a na druhý vstup prvního čtyřvstupového obvodu NSC1 typu negace logického součinu, kdežto jeho nulový výstup 302 pro signál V(13) je připojen na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Výstup čtvrtého součtově součinového hradla SSHC4 je připojen na aíkladní vstup 41 čtvrtého klopného obvodu kV(Í2) tvou D, jehož jedničkový výstup 401 pro signál VtÍ2) je připojen na třetí vstup osmého čtyřvstupového součtově součinového hradle SSHC8 a na první vstup prvního čtyřvstupového obvodu NSC1 typu negace legického součinu, kdežto jeho nulový výstup 402 pro signál VÍ12) je připojen na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Výstup prvního čtyřvstupového obvodu NSC1 typu negace logického součinu pro signál SČÓ tvoří současně pátý výstup 005 zapojení, připojitelný na klávesnici. ^xrvní vstup pátého čtyřvstupového součtově součinového hradla SSHC5 pro signál Blil) je připojen jednak přes první odpor Rl ma kladný pól + zdroje elektrické energie, jednak na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup 51 pátého klopného obvodu KV(ll) typu D, jehož jedničkový výstup 501 pro signál V(ll) je připojen na čtvrtý vstup devátého čtyřvstupového součtově součinového hradla SSHC9 a na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. První vstup šestého čtyřvstupového součtově součinového hradla SSHC6 pro signál ΕΤΪϋΤ je připojen jednak přes druhý odpor R2 na kladný pól + zdroje elektrické energie, jednak na vstupní a výstupní sběrnici WS pra připojení periferních zařízení, kdežto .jeho výstup je připojen na základní vstup 61 šestého klopného obvodu KV(10) typu D, jehož jedničkový výstup 601 pro signál VtlO) je připojen na čtvrtý vstup desátého čtyřvstupového áoučtově součinového hradla SSHC10 a na vstupní a výstupní sběrnici WS pro připojení periferních zařízeni. První vstup sedmého čtyřvstupového součtově součinového hradla SSHC7 pro signól E(9) je připojen jednak přes třetí odpor R3 ns kladný pel + fcdrtje elektrické energie, jednak na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, kdežto jeho výstup je připejen ne základní vstup 71 sedmého klopného obvodu KVt 9) typu D, jehož výstup pro signál V(9) je připojen ns čtvrtý vstup jedenáctého čtyřvstupového součtově součinového hradla SSHC11 a na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, ^rvní vstup osmého čtyřvstupového součtově součinového hradla SSHC8 pro signál StÓ) je připojen jednak přes čtyřicátý sedmý invertor 1NV47 aa druhý vstup čtvrtého dvouvstupového obvodu NSK4 typu negace logického součinu s otevřeným kolektorem, jednak přes čtvrtý odpor R4 na kladný pól + zdroje elektrické energie, jednak na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup 81 osmého klopného obvodu KV(8) typu D, jehož jedničkový výstup 801 pro signál V(8) je připejen na čtvrtý vstup dvanáctého čtyřvstupového součtově součinového hradla SSHC12 a na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. Výstup devátého čtyřvstupového součtově součinového hradla SSHC9 je připojen na třetí vstup čtrnáctého čtyřvstupového součtově součinového hradla SSHC14, jehož výstup je připojen na zóklsdní vstup 91 devátého klopného obvodu KV(7) typu D. Jedničkový výstup 901 devátého klopného obvodu KVt 7) typu D pro signól V(7) je připojen na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, kdežto jeho nulový výstup 902 je připojen na třetí vstup devatenáctého čtyřvstupového součtově součinového hradla SSHC19. První vstup čtrnáctého čtyřvstupového součtově součinového hradla SSHC14 pro signál Ět?) je připojen jednak přes pátý odpor R5 na kladný pel +· zdroje elektrické energie, jednak na vstupní a výstupní sběrnici YVS pro připojení periferních zařízení. Výstup desátého čtyřvstupového součtově součinového hradla SSHC10 je připojen na třetí vstup patnáctého čtyřvstupového součtově součinového hradla SSHC15. jehož výstup je připejen na základní vstup 101 desátého klopného obvodu KV(6) typu D. Jedničkový výstup 1001 desátého klopného obvodu KV(6) typu D pro signál V(6) je připejen na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, kdežto jeho nulový výstup 1002 je připojen na třetí vstup dvacátého čtyřvstupového součtově součinového hradla SSHC20 . J^rvni vstup patnáctého čtyřvstupového součtově součinového hradla SSHC15 pro signál Ě(6) je připojen jednak píes šestý odpor R6 na kladný pel + zdroje elektrické energie, jednak na vstupní a výstupní sběrnici WS pro připojení periferních zařízeni. Výstup jedenáctého čtyřvstupového součtově součinového hradla SSHC11 je připojen na třetí vstup šestnáctého čtyřvstupového součtově součinového hradla SSHC16. jehož výstup je připojen na základní vstup 111 jedenáctého klopného obvodu KVt 5) typu D. Jedničkový výstup 1101 jedenáctého klopného obvodu KVt 5) typu D pro signál V(5) je připojen ne vstupní a výstupní sběrnici WS pro připojení periferních zařízení, kdežto jeho nulový výstup 1102 je připejen ns třetí vstup dvacátého prvního čtyřvstupového součtově součinového hradla SSHC21. ^rvní vstup šestnáctého čtyřvstupového součtově součinového hradla SSHC16 pro signál ΈΤ5Τ je připojen jednak přes sedntf odpor R7 na kladný pól + zdroje elektrické energie, jednak na vstupní a výstupní sběrnici WS pro připojení periferních zařízení.

Výstup dvanáctého čtyřvstupového součtově součinového hradla 8SHC17, jehož výstup je připojen na základní vstup 121 dvanáctého klopného obvodu KV(4) typu D. Jedničkový výstup 1201 dvanáctého klopného obvodu KV(4) typu D pro signál V(4) je připojen na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, kdežto jeho nulový výstup 1202 je připojen na třetí vstup dvacátého druhého čtyřvstupového součtově součinového hradla SSHC22. První vstup sedmnáctého čtyřvstupového součtově součinového hradla SSHC17 pro signál É(4) je připojen jednak přes osmý odpor R8 na kladný pól t zdroje elektrické energie, jednak na vstupní a výstupní sběrnici WS pro připojení periferních zařízení. První vstup devatenáctého čtyřvstupového součtově součinového hradla SSHC19 pro signál $(3) je připojen jednak přes devátý odpor Rg. na kladný pól + zdroje elektrické energie, jednak na vstupní a výstupní sběrnici WS pr® připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup 131 třináctého klopného obvodu KV(3) typu D, jehož jedničkový výstup 1301 pro signál V(3) je připojen ne první vstup šestého dvouvstupového obvodu NSD6 typu negace logického součinu, na základní vstup 171 sedmnáctého klopného obvodu KV í 3) a typu D a na vstupní a výstupní sběrnici YVS pr© připojení periferních zařízení. První vstup dvacátého čtyřvstupového součtově součinového hradla SSHG20 pro signál K(2) je připojen jednak přes desátý odpor R10 na kladný pól + zdroje elektrické energie, jednak na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, kdežto jeho výstup je připojen ne základní vstup 141 čtrnáctého klopného obvodu KV(2) typu D, jehož jedničkový výstup 1401 pro signál V(2) je připojen na první vstup pátého dvouvstupového obvodu NSD5 typu negace logického součinu, na základní vstup 181 osmnáctého klopného obvodu KV(2)a typu D a na vstupní ® výstupní sběrnici WS pro připojeni periferních zařízení. První vstup dvacátého prvního čtyřvstupového součtově součinového hradla SSHC21 pro signál ΊΤΓΤ7 je připojen jednak přes jedenáctý odpor Rll na kladný pól + zdroje elktrieké energie, jednak na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup 151 patnáctého klopného obvodu KV(,1) typu D, jehož jedničkový výstup 1501 pro signál V(l) je připojen na první vstup čtvrtého dvouvstupového obvodu MSD4 typu negace logického součinu, na základní vstup Ig! devatenáctého klopného obvodu KV(l)a typu D a na vstupní a výstupní sfcérnici WS pro připojení periferních zařízení. První vstup dvacátého druhého čtyřvstupovéhe součtové součinového hradla SSHC22 pr© signál E(0) je připojen jednak přes dvanáctý odpor R12 na kladný pel + zdroje elektrické energie, jednak na vstupní a výstupní sběrnici WS pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup 161 šestnáctého klopného obvodu KV(0) typu D, jehož jedničkový výstup 1601 pro signál V(0) je připojen na vstup třetího dvouvstupového obvodu NSD3 typu negace logického součinu, na základní vstup 201 dvacátého klopného obvodu KV(0)a typu D a ne vstupní a výstupní sběrnici WS pr® připojení periferních zařízení. Výstup třetího dvouvstupového obvodu NSD3 typu negace logického součinu pre signál SBUS(O) tvoří současně první výstup 001 zapojení, připojitelný na procesor. Výstup čtvrtého dvouvstupového obvodu NSD4 typu negace logického součinu pro signál SBUStl) tvoří současné druhý výstup 002 zapojení, připojitelný na procesor. Výstup pátého dvouvstupového obvodu NSD5 typu negace logického součinu pro signál SBUSt 2) tvoří současně třetí výstup 003 zapojení, připojitelný na procesor. Výstup šestého dvouvstupového obvodu NSD6 typu negace lggického součinu pro signál SBUS(.3) tvoří současně čtvrtý výstup 004 zapojení, připojitelný na procesor.

Jedničkový výstup 1701 sedmnáctého klopného obvodu. KY(3)a typu D pro signál V(3)a je připojen na první vstup prvního čtyřvstupového součtově součinovéno hradla SSHC1. Jedničkevý výstup 1801 osmnáctého klopného obvodu KV(2)a typu D pro signál V(2)a je připojen ne první vstup druhého čtyřvstupového součtově součinového hradla SSHC2. Jedničkový výstup 1901 devatenáctého klopnéhé obvodu KV(1)a typu D pro signál V(l)a je připojen na první vstup třetího čtyřvstupového součtově součinového hradla SSHC3. Jedničkový výstup 2001 dvacátého klopného obvodu KV(0)a typu D pro signál V(0)a je připojen na první vstup čtvrtého čtyřvstupového součtově součinového hradla SSHC4 ·

Řídící obvody řídí vstupní a výstupní sběrnici WS, na kterou přenáší data z procesoru a do procesoru prostřednictvím vstupního a výstupního registru VVREG a kterou řídí prostřednictvím vstupního a výstupního řadiče VVŘAD podle instrukce přicházející z procesoru. Dále pak všechny vstupní a výstupní jednotky, které jsou součástí inteligentního terminálu, to je snímač magnetických štítků, displej, klávesnice a obvody indikace. Styk s procesorem zajišlují signály T1(O)V až T1(3)V, to je čtyři signály, které přicházejí z registru TI procesoru přes vstupní a výstupní registr VVREG do periferních zařízení. Dále to jsou vstupní signály Q(0), Q(l), Q(3), Q(8), Q(9), Q110), Q(ll), Q(14), Q(15), které přicházejí z registru Q procesoru a které představuji instrukci vysílanou de vstupního a výstupního řadičé VVŘA.D. Na základě této instrukce vykoná vstupní a výstupní řadič WŘAD požadovanou operaci s příslušným periferním zařízením. Konečně to jsou čtyři výstupní signály SĎUS(0) až SBUS(3), které jsou zavedeny do vnitřní sběrnice procesoru z periferních zařízení přes vstupní a výstupní registr VVREG.

Styk s aritmetickou a logickou jednotkou se děje výstupním signálem PNSSl pro nastaveni přenosového bitu v aritmetické a logické jednotce do stavu logické 1, výstupním signálem OVFS pro nastavení bitu přeplnění v aritmetické a logické jednotce do stavu logické 1, výstupním signálem OVFr pro nastavení bitu přeplnění v aritmetické a logické jednotce do stavu logické 0 a vstupním signálem OVF pro testování bitu přeplnění. Styk s řídící jednotkou mikroprocesoru se děje výstupním signálem VOUS pro testování obsazenosti vstupního a výstupního registru VVREG, výstupním signálem F1 pro testování přítomnosti fáze F1 a výstupním signálem PRER, kterým se testuje přerušeni procesoru a který se dále přivádí do vstupní a výstupní sběrnice WS, jímž se oznamuje všem perifrním jednotkám, že činnost procesoru je přerušena.

Styk s časovým zdrojem se děje vstupními signály TB, T5B, TAKT, TE, T1D0S, T1DQR, HD0T2, které určují časové intervaly, ve kterých se má provádět příslušná vstupní nebo výstupní operace v řídících obvodech a výstupními signály HPOV(VV) a TIDOR(V) jdoucími do časového zdroje pro povolení vysílání hodinových impulsů. K internímu styku mezi vstupním a výstupním řadičem VVŘAD a vstupním a výstupním registrem VVREG slouží vstupní signál VDOS vstupního a výstupního registru VVREG pro přenes dat ze vstupního a výstupníhb registru VVREG na sběrnici S procesoru, vstupní signál VOUS vstupního a výstupního registru VVREG pro přenes informace ze vstupní a výstupní sběrnice WS do vstupního a výstupního registru VVREG, vstupní signály F1V a E1V vstupního a výstupního registru VVREG pro otevření cesty vstupních dat zě vstupní a výstupní sběrnice WS do vstupního a výstupního registru VVREG. vstupní signál IMPD vstupního a výstupního registru VVREG pro nulování adresy periferních zařízení, jakož i vstupní signály v=6, v=7 a v=6, 7 vstupního a výstupního registru VVREG určující kód vstupní instrukce. K řízeni snímače magnetických štítků jsou určeny signály líiJSS pro zpětné hlášení ze snímače magnetických štítků do vstupního a výstupního řadiče VVŘAĎ. v55 ze vstupního a výstupního řadiče VYŘAĎ do snímače magnetických štítků pro zahájení operace magnetických štítků, váb ze vstupního a výstupního řadiče áo snímače magnetických štítků pro ukončení operace magnetických štítků, déle signál X02 ze vstupního a výstupního řadiče WŘAD do snímače magnetických štítků pro synchronisaci operací čtení nebo zápisu na magnetický štítek. Displej je řízen signály XO4 pře synchronisaci znaku fiÓ4 pro synchronisaci snímku XÓ4Ř pro zatemnění obrazovky, ZZŇ pro zpětné hlášení od začátku znaku a KŠN pro zpětné hlášení o konci snímku. K řízení obvodů indikace slouží signály ŘO$ pro nulování obvodů indikace a X05 pro přepis dat do obvodů indikace. Pro ovládání obvodů ručního ovládání jsou určeny signály QP jako informace o nastavení prvního klíče P a XQM jako informace o nastavení druhého klíče M. Řízení klávesnice se provádí pomocí signálů Stíó pro výběr adresy klávesnice a KSTOP pro zastavení operací všech periferních zařízení. Řízení periferních zařízení se děje signály vstupní a výstupní sběrnice WS. Šestnáct vstupních signálů V(0) až V(15) slouží pro přenos dat příkazů a adres ze vstupního a výstupního registru VVREG. dvanáct výstupních signálů E(0) až E(ll) slouží pro přenos dat a stavů do vstupního a výstupního registru VVREG. výstupní signál EIS) provádí zpětné hlášení z vnějšího periferního zařízení o tom, že toto zařízení ukončilo svou činnost. Vstupní signál PŘEŘ podává hlášení ze vstupního a výstupního řadiče VVŘAD o tom, že činnost procesoru je přerušena. Výstupní signál ? přenáší do vstupního a výstupního řadiče WŘAD žádost o přerušení. Vstupní signál PREB podává hlášení ze vstupního a výstupního řadiče WŘAD o tom, že přerušení činnosti procesoru je blokováno. Vstupní signál RBIT ze vstupního a výstupního řadiče VVŘKO podává hlášení o tom, že data, příkazy a adresy, přenášené signály V(0) až V(15) jsou platné. Vstupní signál ŘŮ3 ze vstupního a výstupního řadiče VVŘAD modifikuje výstupní signály E(0) až E(ll) při obsluze přerušení. Signály ČLČOS, ČLČÓ ClČ2, STC8 a STČ9 ze vstupního a výstupního řadiče VVŘAD řídí kontrolní bity v periferních zařízeních. Vstupní signály CLF9 ze vstupního a výstupního řadiče WŘAD provádí nulování žádosti o přerušení a vstupní signál StJE z nulovacího obvodu, přiváděný současně do vstupního a výstupního řadiče VVŘAD má za účel nastavení počátečního stavu.

Signálem KOL z nulovacíno obvodu se uvede celé zapojení do výchozího stavu. Podnět k jakékoliv vstupní a výstupní operaci je dán z procesoru pomocí signálů HDOR a HD0T2, jak je zřejmé ze skladby mikroinstrukce (obr.4). Tyto signály jsou přivedeny do klopného obvodu KCFS typu J-K součesně se signálem Ϊ!?Ε z Časového zdroje, jak vidno z časového diagramu časového zdroje (ebr.5). Tím se zahájí cyklus čítače fází sleženého z klopných obvodů KCFO.KCP1.KCDC1 a KCDC2 typu D. Současně s příchodem těchto signálů přichází z procesoru kok vstupní a výstupní operace tvořený signály QO,Q8,Q9,Q1O,Q14,Q15. Tato instrukce je dekódována pomocí dekodérů 1DK4:1O a 2DK4:10 a přivedena ha vstupy kombinační logické sítě vstupního a výstupního řadiče VVŘAD a vstupního a výstupního registru VVREG. Tím jsou generovány základní vnitřní signály IMPA, IMPQ, IMPC, IMPD a další signály pro posuv vstupního a výstupního registru WREQ. vstup nebo výstup dat na vstupní a výstupní sběrnici WS. přenos dat mezi procesorem a vstupním a výstupním registrem WREG signály H(0)V až T1(3)V a SfeUŠ(O) až Sfe(JS(3). Během činnosti čítače fází jsou též generovány řídící signály RBIT, cLcbé,ČLČO,CLC2,ŠTČ8, STČ9 a CLF9 pro vnější periferní zařízení, dále signály X02Š,vŘŠ,vŽŘ, X02 pro řízení snímače magnetických štítků. Pomocí signálů KŠŇ,ZZN,X04,X04Ř je řízen displej e pomocí signálů Ř05, X05 obvody indikace.

Obvody ručního ovládání generují signály QP a XQM. Po vyslání nebo přijetí dat vnějším periferním zařízením, respektive po vyslání řídících signálů ukončí čítač fází cyklus a zapojení se dostane zpět do výchozího stavu, zatímco procesor pokračuje v provádění operací, které nesouvisí s činností vstupního a výstupního řadiče WŘAD. aniž by čekal na ukončení činnosti periferního zařízení. Až tato periferní jednotka ukončí požadovanou operaci, ohlásí svoji připravenost buá signálem Ě(ě) nebo signálem P. Signál E(8) je přiveden na vstup obvodu NSK4 odkud přes další obvody jako signál PNSSl do aritmetické ε logické jednotky, kde nastaví přenosový bit do stavu logické 1. Procesor testuje tento přenosový bit a až je tento ve stavu logické 1, vyšle do vstupního a výstupního řadiče další instrukci pro vykonání vstupní nebo výstupní operaC·· Signál 7 je přiveden na vstup obvodů 1NV33 a NST12. odkud jako signál Í>REŘ, který způsobí přerušení činnosti procesoru se současným hlášením signálů T1DOR, T1DOS a TAKT, přivedených na vstupy obvodu NST9 a přes paměť tvořenou obvody NST1O.NST11 jako signál PREB, nesoucí hlášení, že procesor provádí obsluhu vzniklého přerušeni. Jakmile procesor zpracuje zpracuje požadavek na přerušení, zahájí znovu cyklus čítače fází shora uvedeným způsobem a proces se opakuje. Činnost zapojení je déle zřejmí ze skladby mikroinstrukce (obr.4) a z časového diagramu časového zdroje.

Claims (1)

1. Zapojení řídících obvodů vstup» a výstupu pro inteligentní terminál se vstupním a výstupním řadičem, vstupním a výstupním registrem a vstupní a výstupní sběrnici, vyznačený tím, že první vstup (91) klopného obvodu (KCPS)typu J-K pro nastavení do atavu logické 1 je připojen na prvni vstup devátého třívstupového obvodu (NST9) typu negace logického součinu a tvoří současně'dvacátý šestý vstup (026) zapojení, připojitelný ne časový zdroj, druhý vstup (92) klopného obvodu (KCFS) typu J-K pro nastavení do stavu logické 1 je připojen na třetí vstup (93) klopného obvodu (KCFS) typu J-K pro nastavení do stavu logické 1 a tvoři současně dvacátý sedmý vstup (027) zapojení, připojitelný na časový zdroj, hodinový vstup (232) dvacátého třetího klopného obvodu (KCDC1) typu D je připojen přes sedmý invertor (INV7) na hodinový vstup (95) klopného obvodu (KCFS) typu J-K a na první vstup osmého·dvouvstupového obvodu (NSD8) typu negace logického součinu a tvoří současně dvacátý třetí vstup (023) zapojení, připojitelný na časový zdroj, nulovací vstup (99) klopného obvodu (KCFS) typu J-K je připojen na druhý vstup čtyřicátého čtvrtého dvouvstupového obvodu (NSD44) typu negace logického součinu, na druhý vstup jedenáctého třívstupového obvodu (NST11) typu negace logického součinu, na druhý vstup patnáctého třívstupového obvodu (NST15) typu negace logického součinu, na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení a tvoří současně dvacátý osmý vstup (028) zapojení, připojitelný na nulovací obvod, jedničkový výstup (091) klopného obvodu (KCFS) typu J-K je připojen na první vstup dvanáctého dvouvstupového obvodu (NSD12) typu negace logického součinu, na nulovací vstup (213) dvacátého prvního klopného obvodu (KCFO) typu D a na nulovací vstup (223) dvacátého druhého klopného obvodu (KCF1) typu D, nulový výstup (092) klopného obvodu (KCFS) typu J-Kje připojen přes šestý invertor (1NV6) na nulovací vstup (233) dvacátého třetího klopného obvodu (KCDC1) typu D a na nulovací vstup (243) dvacátého čtvrtého klopného obvodu (KCDC2) typu D, jedničkový výstup (2101) dvacátého prvního klopnéh® obvodu (KCFO) typu D je připojen ne první a druhý vstup druhého čtyřvstupového obvodu (NSC2( typu negace logického součinu, na první vstup pátého čtyřvstupového obvodu (NST5) typu negace leěickéhe součinu, na první vstup devátého dvouvstupového obvodu (NSD9) typu negace logického součinu, na druhý vstup padesátého čtvrtého dvouvstupového obvodu (NSD54) typu negace logického součinu a na základní vstup (221) dvacátého druhého klopného obvodu (KCF1) typu D, nulový výstup (2102) dvacátého prvního klopného obvodu (KCFO) typu D je připojen na první vstup třetího čtyřvstupového obvodu (NSC3) typu negace logického součinu a ns první a druhý vstup (96,97) klopného obvodu (KCFS) typu J-K pro nastavení do stavu logické 0, jedničkový výstup (2201) dvacátého druhého klopného obvodu (KCF1) typu D je připojen na třetí vstup (98) klopného obvodu (KCFS) typu J-K pro nastavení do stavu logické 0, na druhý výstup pátého třívstupového obvodu (NST5) typu negace logického součinu a na druhý vstup třetího čtyřvstupového obvodu (NSC3) typu negace logického součinu, nulový výstup (2202) dvacátého druhého klopného obvodu (KCF1) typu D je připojen na základní vstup (211) dvacátého prvního klopného obvodu (KCFO) typu D, ne druhý vstup devátého dvouvstupového obvodu (NSĎ9) typu negace logického součinu a na třetí vstup druhého čtyřvstupového obvodu (NSC2) typu negace logického součinu, nulový výstup (2302) dvacátého třetího klopného obvodu (KCD1) typu D je připojen na základní vstup (231) dvacátého třetího klopného obvodu (KCD1) typu D, na hodinový vstup (242) dvacátého čtvrtého klopného obvodu (KCDC2) typu D a na první vstup šestnáctého dvouvstupového obvodu (NSD16) typu negace logického součinu, jehož výstup je připojen na druhý vstup sedmého dvouvstupového obvodu (NSD7) typu negace logického součinu, jedničkový výstup (2401) dvacátého čtvrtého klopného obvodu (KCDC2) typu D je připojen na první vstup sedmnáctého dvouvstupového obvodu (NSD17) typu negace logického součinu, jehož výstup je připojen na druhý vstup šestnáctého dvouvstupového obvodu (NSD16) typu negace legického součinu. Nulový výstup (2402) dvacátého čtvrtého klopného obvodu (KCDC2) typu D je připojen na základní vstup (241) dvacátého čtvrtého klopného obvodu (KCDC2) typu D, výstup devátého dvouvstupového obvodu (NSD9) typu negace logického součinu je připojen na druhý vstup dvanáctého dvouvstupového obvodu (NSD12) typu negace logického součinu a na vstup osmého invertoru (INV8), jehož výstup je připojen na první vstup sedmého dvouvstupového obvodu (NŠD7) typu negace logického součinu, na první vstup třináctého dvouvstupového obvodu (NSD13) typu negace logického součinu, na první vstup čtrnáctého dvouvstupového obvodu (NSD14) typu negace logického součinu a tvoří současně devatenáctý výstup (0019) zapojení, připojitelný na řídicí jednotku mikroprocesoru, výstup sedméhá dvouvstupového obvodu (NSD7) typu negace logického součinu je připojen na druhý vstup osmého dvouvstupevéh© obvodu (NSD8) typu negace logického součinu, jehož výstup je připojen ne hodinový vstup (212) dvacátého prvního klopného obvodu (KCFO) typu D a na hodinový vstup (222) dvacátého druhého klopného obvodu (KCF1) typu D, vstup (111) prvního bitu kódu prvního dekodéru (1DK4:1O) tvoří současně dvacátý vstup (020) zapojení, připojitelný na procesor, kdežto jeho vstup (112) druhého bitu kódu tvoří současně dvacátý první vstup (021) zapojení, připojitelný na procesor a jeho vstup (113) třetího bitu kódu tvoří současně třináctý vstup (013) zapojení, připojitelný na procesor, přičemž jeho vstup (114) čtvrtého bitu kódu je připojen na nulový potenciál, první výstup (l) prvního dekodéru (1DK4:1O) je připojen na vstup devátého inverteru (INV9), jehož výstup je připojen na první vstup osmého třívstupového obvodu (NST8) typu negace logického součinu, druhý výstup (2) prvního dekodéru (1DK4:1O) je připojen ne vstup deBátéhe inverteru (INV10), jehož výstup je připejen na třetí vstup dvacátého čtvrtého čtyřvstupového součtově součinového hradla (SSHC24), třetí výstup (3) prvního dekedéru (1DK4:1O) je připojen na vstup jedenáctého inverteru (INV11), jehož výstup je připojen na první vstup dvacátého.čtvrtého čtyřvstupového součtové součinového hradla (SSHC24), čtvrtý výstup (4) prvního dekodéru (1DK:1O) je připejen na první vstup druhéhe třívstupovéhe obvodu (NST2) typu negace logického součinu, jehož výstup je připojen na druhý vstup jedenáctého dvouvstupového obvodu (NSD11) typu negace lagickéhá součinu a přes pátý inverter (INV5) na první vstup padesátého čtvrtého dvouvstupového obvodu (NSD54) typu negace logického součinu, jehož výstup je připejen na nastsvevací vstup (224) dvacátého druhého klopného obvodu (KGF1) typu D, pátý výstup (5) prvního dekodéru (1DK4:1O) je připojen ná druhý vstup druhého třívstupovéhe obvodu (NST2) typu negace logického součinu a na druhý vstup třináctého dvouvstupového obvodu (NSD13) typu negace logického součinu, jehož výstup tvoří současně dvacátý první výstup (0021) zepojení, připojitelný na časový zdroj, šestý výstup (6) prvního dekodéru (1DK4:10) je připojen na třetí vstup druhého třívstupovéhe obvodu (NST2) typu negace logického součinu, sedmý výstup (7) prvního dekedéru (1DK4:1O) je připojen na druhý vstup čtrnáctého dvouvstupového obvodu (NSD14) typu negace logického součinu a na vstup dvanáctého invertoru (INV12), jehož výstup je připojen na první vstup šestého třívstupového obvodu (NST6) typu negace logického součinu a na první vstup sedmého třívetupového obvodu (NST7) typu negace logického součinu, vstup (121) prvního bitu kódu druhého dekodéru (2DK4:1O) tvoří současně šestnáctý vstup (016) zapojení, připojitelný ne procesor, kdežto jeho vstup (122) druhého bitu kódu tvoří současně sedmnáctý vstup (017) zapojení, připojitelný na procesor a jeho vstup (123) třetího bitu kódu tvoří současně osmnáctý vstup (018) zapojeni, připojitelný na procesor, přičemž jeho vstup (124) čtvrtého bitu kódu tvoří současné devatenáctý vstup (019) zapojení,· připojitelný na procesor, první výstup (10) druhéhe dekodéru (2DK4:1O) je připojen na třetí vstup čtvrtého třívstupovéhe obvedu (NST4) typu negace logického součinu a na vstup třináctého invertoru (INV13), jehož výstup je připojen na první vstup prvního dvouvstupového obvodu (NSK1) typu negace logického součinu s otevřeným kolektorem, na druhý vstup osmnáctého dvouvstupového obvodu (NSD18) typu negace legickéhe součinu, na druhý vstup třicátého třetího dvouvstupového obvedu (NSD33) typu negsce legickéhe součinu a na čtvrtý vstup dvacátého pátého čtyřvstupového součtově součinového hradla (SSHC25), jehož výstup je připojen na nastavovaci vstup (254) dvacátého pátého klopného obvodu (KRBIT) typu D, druhý výstup (20) druhého dekodéru (2DK4:1O) je připejen na vstup čtrnáctého inverteru (INV14), jehož výstup je připojen na první vstup druhého dvouvstupového obvodu (NSK2) typu negace logického součinu s otevřeným,kolektorem, na druhý vstup dvacátého čtvrtého dvouvstupového obvodu (NSD24) typu negace logického součinu a na první vstup dvacátého pátého dvouvstupového obvodu (NSD25) typu negace logického součinu, jehož výstup tvoří současně šestnáctý výstup (0016) zapojeni, připojitelný na aritmetickou a legickeu jednotku, třetí výstup (30) druhéhe dekedéru (2DK4:10) je připojen ns vstup patnáctého invertoru (INV15), j hož výstup je připejen na první vstup třetího dvouvstupového obvedu (NSK3) typu negace legickéhe součinu s otevřeným kolektorem, na druhý vstup dvacátého druhého dvouvstupového obvodu (NSD22) typu negace logického součinu, na první vstup dvacátého třetího dvouvstupového obvedu (NSD23) typu negace legickéhe součinu, na druhý vstup třicátého čtvrtého dvouvstupového obvedu (NSD34) typu negace logického součinu

   213296 a na druhý vstup čtyřicátého sedmého dvouvstupového obvodu (NSD47) typu negace logického součinu, jehož výstup je připojen přes čtyřicátý pátý invertor (INV45) na hodinový vstup (262) dvacátého šestého klopného obvodu (KX02 typu D, čtvrtý výstup (40) druhého dekodéru (2DK4:1O) je připojen na vstup šestnáctého invertoru (INV16), jehož výstup je připojen na prjní vstup čtvrtého dvouvstupového obvodu (NSK4) typu negace logického součinu s otevřeným kolektorem, na druhý vstup dvacátého šestého dvouvstupového obvodu (NSD26) typu negace logického součinu a na druhý vstup dvacátého osmého dvouvstupového obvodu (NSD28) typu negace logického součinu, jehož výstup je‘připojen na třetí vstup patnáctého třívstupového obvodu (NST15) typu negace logického součinu, pátý výstup (50) druhého dekodéru (2DK4:1O) je připojen na druhý vstup třetího třívstupového obvodu (NST3) typu negace logického součinu a na vstup sedmnáctého invertoru (INV17), jehož výstup je připojen na první vstup pátého dvouvstupevéhe obvodu (NSK5) typu negace logického součinu s otevřeným kolektorem, na druhý vstup dvacátého devátého dvouvstupového obvodu (NSD29) typu negace logického součinu a na druhý vstup čtyřicátého osmého dvouvstupového obvodu kNSD48) typu negace logického součinu, jehož výstup je připojen na první vstup čtyřicátého devátého dvouvstupového obvodu INSD49) typu negace logickéno součinu, šestý výstup (60) druhého dekodéru (2DK4:1O) je připojen na vstup osmnáctého invertoru (INV18), jehož výstup je připojen na první vstup šestého dvouvstupového obvodu (NSK6) typu negace logického součinu s otevřeným kolektorem, na druhý vstup padesátého dvouvstupového obvodu (NSD50) typu negace logického součinu a na první vstup padesátého prvního dvouvstupového obvodu (NSD51) typu negace logického součinu, jehož výstup je připojen na druhý vstup padesátého druhého dvouvstupového obvodu (NSD52) typu negace logického součinu, sedmý výstup (70) druhého dekodéru (2DH4:10) je připojen na první vstup třetího třívstupovéh© obvodu (NST3) typu negace logického součinu, na druhý vstup áesátého dvouvstupovéfc· obvodu (NSD10) typu negace logického součinu, na druhý vstup čtvrtého třívstupového obvodu (NST4) typu negace logického součinu a na vstup devatenáctého invertoru (INV19), jehož výstup je připojen na první vstup sedmého dvouvstupového obvodu (NSK7) typu negace logického součinu s otevřeným kolektorem, na druhý vstup dvacátého prvního dvouvstupového obvodu (NSD21) typu negace logického součinu, na druhý vstup třicátého druhého dvouvstupového obvodu (NSD32) typu negace logického součinu, na první vstup padesátého třetího dvouvstupového obvodu obvodu (NSD53) typu negace logického součinu a na druhé vstupy prvního až čtvrtého čtyřvstupového součtově součinového hradla (SSHC1 až SSHC4), osmý výstup druhého dekodéru (2DK4:1O) je připojen ná třetí vstup třetího třívstupového obvodu (NST3) typu negace logického součinu, na první vstup desátého dvouvstupového obvodu (NSD10) typu negace logického součinu, na první vstup čtvrtého třívstupového obvodu (NST4) typu negace logického součinu a na vstup dvacátého invertoru (INV2O), jehož výstup je připejen na čtvrté vstupy prvního až čtvrtého čtyřvstupového součtově součinového hradla (SSHC1 až SSHC4), devátý výstup (90) druhého dekodéru (2DK4:10) je připojen na vstup prvního invertoru (INV21), jehož výstup je připojen na druhý vstup třicátého pátého dvouvstupového obvodu (NSD35) typu negace logického součinu, jehož výstup je připojen na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, desátý výstup (100) druhého dekodéru (2DK4:1O) je připojen na vstup dvacátého druhého invertoru (INV22), jehož výstup je připojen na druhý vst.up třicátého šestého dvouvstupového obvodu (NSD36) typu negace logického součinu a na první vstup třicátého sedmého dvouvstupového ob32 vodu (NSD37) typu negace logického součinu, jehož výstup je připojen na vstupní a výstupní sběrnici (VVS) pro připojení periferních zařízení, výstup třetího třívstupového obvodu (NST3) typu negace logického součinu je připojen na druhý vstup dvacátého dvouvstupového obvodu INSD2O) typu negace logického součinu, jehož výstup je připojen na třetí vstup jedenáctého třívstupového obvodu (NSTll) typu negace logického součinu, výstup desátého dvouvstupového óbvodu (NSD1O) typu negace logického součinu je připojen na druhý vstup prvního dvouvstupového obvodu (NSDl) typu negace logického součinu, na druhý vstup sedmnáctého dvouvstupového óbvodu (NSD17) typu negace logického součinu a na druhý vstup druhého dvouvstupového obvodu (NSD2) typu negace logického součinu, jehož výstup je připojen na druhé vstupy devátého až dvanáctého čtyřvstupového součtově součinového hradla (SSHC9 až SSHC12) a přes druhý invertor (INV2) jednak ne třetí vstuuy devátého až dvanáctého čtyřvstupového součtově součinového hradla (SSHC9 až SSHC12), jednak na první vstup třináctého čtyřvstupového součtově součinového hradla (SoHC13) a na druhý vgtup prvního třívstupového obvodu (NST1) typu negace logického součinu, výstup čtvrtého třívstupového obvodu (NST4) typu negace logického součinu je připojen na druhý vstup dvacátého pátého čtyřvstupového součtově součinového hradla (SSHC25) a na první vstup devatenáctého dvouvstupového obvodu (NSD19) typu negece logického součinu, jehož výstup je připojen na první vstup čtyřicátého čtvrtého dvouvstupového obvodu (NSD44) typu negace logického součinu, výstup dvanáctého dvouvstupového obvodu (NSD12) typu negace logického součinu tvoří současně sedmnáctý výstup (0017) zapojení, připojitelný na časový Zdroj, výstup čtrnáctého dvouvstupového obvodu (NSD14) typu negace logického součinu je připojen na vstup dvacátého čtvrtého invertoru (INV24), jehož výstup je připojen na druhé vstupy třetího až šestého dvouvstupového obvodu (NSD3 ež NSD6) typu negace logického součinu, výstup druhého čtyřvstupového obvodu (NSG2) typu negace logického součinu je připojen na druhé vstupy pátého až osmého čtyřvstupového součtově součinového hradle (SSHG5 až SSHC8), na druhé vstupy čtrnáctého až sedmnáctého čtyřvstupového součtově součinového hradla (S0HCI4 ež SSHC17), na druhé vstupy devatenáctého až dvacátého druhého součtově součinového hradla (SSHC19 až SSHC22) a na vstup dvacátého šestého invertoru (INV26), jehož výstup je připojen na první vstup druhého dvouvstupového obvodu (NSD2) typu negace logického součinu, .na čtvrté vstupy pátého až osmého, čtrnáctého až sedmnáctého a devatenáctého až dvacátého druhého čtyřvstupového součtově součinového hradla (SSHC5' až SSHG8, SSHC14 až SSHC17 a SSHC19 až SSHC22), na třetí vstup osmnáctého čtyřvstupového součtově součinového hradla (S8HC18) a na druhý vstup dvacátého třetího součtově součinového hradla (SSHC23), výstup pátého třívstupového obvodu INST5,) typu negace logického součinu je připojen na vstup dvacátého sedmého invertoru (INV27), jehož výstup je připojen na vstup jedenáctého dvouvstupového obvodu (NSD11) typu negace logického součinu, na druhý vstup padesátého pátého dvouvstupového obvodu (NSD55) typu negace logického součinu, na druhý vstup šestého třívstupového obvodu (NST6) typu negace logického součinu, na druhý vstup sedmého třívstupového obvodu (NST7) typu negace logického součinu a na druhý vstup osmého třívstupového obvodu (NST8) typu negace logického součinu, jehož výstup je připojen na vstup třicátého invertoru (INV30), jehož výstup je připojen na první vstup dvacátého prvního dvouvstupového obvodu VNSD21) typu negace logického součinu, na první vstup osmnáctého dvouvstupového obvodu (NSD18) typu negace logického součinu, na druhý vstup dvacátého třetího dvouvstupového obvodu (NSD23) typu negace logického součinu a na první vstup dvacátého čtvrtého dvouvstupového obvodu (NSD24) typu negace logického součinu, jehož výstup tvoří současně patnáctý výstup (0015) zapojení, připojitelný na aritmetickou a logickou jednotku, výstup šestého třívstupového obvedu (NST6) typu negace logického součinu je připojen ne vstup dvacátého osmého invertorů (INV28), jehož výstup je připejen na,první vstup dvacátého druhého dvouvstupového obvodu (NSD22) typu negace logickéhe součinu, na první vstup dvacátého šestého dvouvstupového obvodu (NSD26) typu negace logického součinu, na první vstup třicátého pátého dvouvstupového obvodu (NSD35) typu negace logického součinu, na první vstup třicátého šestého dvouvstupového obvodu (NSD36) typu negace logického součinu, na první vstup dvacátého devátého dvouvstupového obvodu (NSD29) typu negace logického součinu, na první vstup dvacátého pátého čtyřvstupového součtově součinového hradla (SSHC25) a na druhý vstup padesátého třetího dvouvstupového obvedu (NSD53) typu negace logickéhe součinu, jehož výstup tvoří současně dvanáctý výstup (0012) zapojení, připojitelný ne obvody indikace, výstup sedmého třívstupového obvodu (NST7) typu negace logického součinu je připojen na vstup dvacátého devátého invertorů (INV29), jehož výstup je připojen na první vstup třicátého druhého dvouvstupového obvodu (NSD32) typu negace logického Boučinu, na první vstup třicátého třetího dvouvstupového obvodu (NSD33) typu negace logického součinu a na první vstup třicátého čtvrtého dvouvstupového obvodu (NSD34) typu negace logického součinu, jehož výstup je připojen na vstupní a výstupní sběrnici (WS) pro připojeni periferních zařízení, výstup třetího čtyřvstupového obvodu INSC3) typu negace logického součinu je připojen na vstup třicátého prvního invertorů (INV31), jehož výstup je připojen na druhý vstup devatenáctého dvouvstupového obvodu (NSD19) typu negace logickéhe součinu, na první vstup dvacátého dvouvstupového obvodu (NSD2O) typu negace logického součinu, na druhý vstup dvacátého pátého dvouvstupového obvodu (NSD25) typu negace logického součinu, ns první vstup dvacátého osmého dvouvstupového obvodu (NSD28) typu negace logického součinu, na druhý vstup třicátého sedmého dvouvstupového obvedu (NSD37) typu negace logického součinu, na první vstup čtyřicátého sedmého dvouvstupového obvodu (NSD47) typu negace logického součinu, na druhý vstup padesátého prvního dvouvstupového obvodu (NSD51) typu negace logického součinu a na první vstup prvního dvouvstupového obvodu (NSD1) typu negace logického součinu, jehož výstup je připojen na nastavovací vstupy (14, 24, 34,44) prvního až čtvrtého klopného obvodu (KÝ(15, KV(14), KÝ(l'3), KV(l2)) typu D, výstup dvacátého čtvrtého čtyřvstupového součtově součinového hradla (SSHC24) je připojen přes třicátý druhý invertor (INV32) na první vstup padesátého pátého dvouvstupového obvodu (NSD55) typu negace logického součinu, jehož výstup tvoří současně čtrnáctý výstup (0014) zapojení, připojitelný na aritmetickou a logickou jednotku, výstupy prvního až sedmého dvouvstupového obvodu (NSK1 až NSK7) typu negace logickéhe součinu s otevřeným kolektorem jsou spojeny a připojeny jednak přes čtrnáctý odpor (R14) na kladný pól (+) zdroje elektrické energie, jednak na čtvrtý vstup dvacátého čtvrtého čtyřvstupového součtově součinového hradla (S3HC24) jednak přes dvacátý pátý invertor (INV25) na druhý vstup dvacátého čtvrtého čtyřvstupového součtová součinového hradla (SSHC24), výstup jedenáctého dvouvstupového obvodu (NSD11) typu negace logického součinu je připojen na vstup dvacátého třetího invertorů (INV23), jehož výstup je připojen na třetí vstup dvacátého pátého čtyřvstupového součtově součinového hradla (SSHC25), na první vstup čtyřicátého osmého dvouvstupového obvedu (NSD48) typu negace logického součinu a na první vstup padesátého dvouvstupového obvodu (NSD50) typu negace logickéhe součinu, jehož výstup je připojen na první vstup padesátého druhého dvouvstupového obvodu (NSD52) typu negace logického součinu, výstup patnáctého dvouvstupového obvodu (.NSD15) typu negace logického sou213298 činu je připojen na druhý vstup pátého dvouvstupového obvodu (NSK5) typu negace logického součinu s otevřeným kolektorem, druhý vstup šestého dvouvstupového obvodu (NSK6) typu negace logického součinu s otevřeným kolektorem je připojen přes třináctý odpor (R13) na kladný pel ( + ) zdroje elektrické energie a tvoří současně dvanáctý vstup (012) zapojení, připojitelný na obvody ručního ovládání, vstup čtyřicátého čtvrtého invertorů (INV44) je připojen na druhý vstup prvního dvouvstupového obvodu (NSK1) typu negace logického součinu s otevřeným kolektorem, ns vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení a tvoří současně sedmý vstup (07) zapojení, připojitelný ne klávesnici, výstup čtyřicátého čtvrtého invertorů (INV44) je připojen přes osmnáctý odpor (R18) na kladný pel (+) zdroje elktrické energie a na první vstup třicátého devátého dvouvstupového obvodu (NSD39) typu negace logického součinu, jehož výstup je připojen ne první vstup dvanáctého třivstupového obvodu (NST12) typu negace logického součinu, výstup osmnáctého dvouvstupového obvodu (NSD18) typu negace logického součinu je připojen na první vstup desátého třivstupového Obvodu (NST10) typu negace logického součinu, jehož výstup je přípojem na první vstup jedenáctého třivstupového obvodu (NST11) typu negace logického součinu, ns druhý vstup třicátého devátého dvouvstupového obvodu (NSD39) typu negace logického součinu, ne druhý vstup sedmého dvouvstupového obvodu (NSK7) typu negace logického součinu s otevřeným kolektorem a na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, vstup třicátého třetího invertorů (INV33) je připojen na vstupní a· výstupní sběrnici (WS) pro připojení periferních zařízení, přes patnáctý odpor (R15) na kladný pól (+) zdroje elektrické energie a přes šestnáctý odpor (R16) na nulový potenciál, výstup třicátého třetího invertorů (INV33) je připejen na první vatup čtyřicátého dvouvstupového obvodu (NSD40) typu negace logického součinu, na druhý vstup třináctého třivstupového obvodu (NST13) typu negace logického součinu a na druhý vstup dvanáctého třivstupového obvodu (NST12)’typu negace logického součinu, jehož výstup je připejen na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení a tvoří současně dvacátý výstue (0020)zapojéní, připojitelný na řídící jednotku mikroprocesoru, výstup jedenáctého třivstupového obvodu (NST11) typu negsce logického součinu je připojen na třetí vstup desátého třivstupového obvodu (NST10) typu negace logického součinu a ns první vstup třináctého třivstupového obvodu (NST13) typu negace logického součinu, jehož výstup je jednak připojen na druhý vstup šestnáctého třivstupového obvodu (NST16) typu negace logického součinu, jednak na vstup třicátého šestého invertorů (INV36), jednak tvoří současně desátý výstup (0010) zapojení, připojitelný na displej, výstup třicátého šestého invertorů (INV36) je připojen přes první kondensátor (Cl), jednak ne vstup třicátého sedmého invertorů (INV37), jednak přes devatenáctý odpor (R19) na nulový potenciál, výstup třicátého sedmého invertorů (INV37) je připojen na první vstup čtyřicátého druhého dvouvstupového obvodu (NSD42) typu negace logického součinu, jehož výstup je připojen přes třetí kondensátor (C3), jednak na druhý vstup Čtyřicátého třetího dvouvstupového obvodu (NSD43) typu negace logického součinu, jednak přes dvacátý první odpor (R21) na nulový potenciál, výstup čtyřicátého třetího dvouvstupového obvodu (NSD43) typu negace logického součinu je připojen ns druhý vstup čtyřicátého druhého dvouvstupového obvodu (NSD42) typu negace logického součinu a na první vstup čtyřicátého pátého dvouvstupového obvodu (.NSD45) typu negace logického součinu, jehož výstup je přípojem na vstup čtyřicátého třetího invertorů (INV43), na třetí a čtvrtý vstup třináctého čtyřvstupového součtově součine35 véh· hredla (SSHC13), na první a druhý vstup osmnáctého čtyřvstupového součtově součinového hradla (SSHC18), ne třetí a čtvrtý vstup dvacátého třetího čtyřvstupového součtově součinového hrsdla (SSHC23) a přes monostabilní klopný obvod na hodinový vstup (252) dvacátého pátého klopného obvodu (KRBIT) typu D, výstup dvacátého třetího čtyřvstupového součtově součinového hradla (S6HC23) je připojen na hodinové vstupy (132),^42, ±52, 162) třináctého až šestnáctého klopného obvodu (KV(3), KV(2), KV(1), KV(O)) typu D a přes čtvrtý invertor (INV4) na čtvrtý vstup osmnáctého čtyřvstupového součtově součinového hradle,(SSHC18), výstup čtyřicátého třetího invertoru (INV43) tvoří současně osmnáctý výstup (0018) zapojení, připojitelný na řídicí jednotku mikroprocesoru, výetup čtyřicátého dvouvstupového obvodu (NSD40) typu negace logického součinu je připojen na třetí vstup dvanáctého třívstupového obvodu (NST12) typu negace logického součinu, na třetí vstup třináctého třívstupového obvodu (NST13) typu negace logického součinu a na první vstup čtyřicátého prvního dvouvstupového obvodu (NSD41) typu negace logického součinu, jehož výstup je přípojem na druhý vstup čtyřicátého dvouvstupovéhe obvodu (NSD40) typu negace logického součinu, výstup devátého třívstupového obvodu (NST9) typu negace logického součinu j» připojen na druhý vstup desátého třívstupového obvodu (NST10) typu negace logického součinu a na druhý vstup čtyřicátého prvního dvouvstupového obvodu (NSD41) typu negace logického součinu, na druhý vstup devátého třívstupového obvodu (NST9) typu negace logického součinu tvoří současně dvacátý pátý vstup (025) zapojení, připojitelný ne čeeový zdroj, třetí vstup devátého třívstupového obvodu (NST9) typu negece logického součinu tvoří současně čtvrtý vstup (024) zapojení, připojitelný na časový zdroj, Výetup dvacátého prvního dvouvstupového obvodu (NSD21) typu negace logického součinu je připojen na druhý vstup čtrnáctého třívstupového obvodu (NST14) typu negace logického součinu, jehož první a třetí vstup jsou připojeny na kladný pól (+) zdroje elektrické energie e jehož výstup je připojen přes další monostabilní klopný obvod na druhý vstup čtyřicátého pátého dvouvstupového obvodu (NSD45) typu negace logického součinu, první vstup čtyřicátého třetího dvouvstupového obvodu (NSD43) typu negace logického součinu je připojen přes dvacátý čtvrtý odpor (R24) na kladný pól (+) zdroje elektrické energie a tvoří současně jedenáctý vstup (011) zepojení, připojitelný na obvody ručního ovládání, základní vstup (251) dvacátého pátého klopného obvodu (KRBIT) typu D je připojen na nulový potenciál a jeho jedničkový výstup (2501) je připojen na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, výstup čtyřicátého čtvrtého dvouvstupového obvodu (NSD44) typu negace logického součinu je připojen přes čtyřicátý druhý invertor (INV42) na nulovací vstup (253) dvacátého pátého klopného obvodu (KRBIT) typu D, výstup dvacátého druhého dvouvstupového obvodu (NSD22) typu negece legickéhe součinu tvoří současně šestý výstup (006) zapojení, připojitelný na snímač magnetických Štítků, výstup dvacátého třetího dvouvstupového obvodu (NSD23) typu negace logického součinu tvoří současně sedmý výstup (007) zepojení, připojitelný na snímač magnetických štítků, výetup dvacátého šestého dvouvstupového obvodu (NSD26) typu negace logického součinu, jehož výstup je připojen na první vstup patnáctého třívstupového obvodu (NST15) typu negace logického součinu, výstup patnáctého třívatupového obvodu (NST15) typu negece logického sodčinu je připojen na druhý vetup dvacátého sedmého dvouvstupového obvodu (NSD27) typu negace logického součinu a na vstupní a výstupní sběrnici (WS) pro přípoje ní periferních zařízení, výstup dvacátého devátého dvouvstupového obvodu (NSD29) typu negace logického součinu je připojen na první vstup třicátého dvouvstupového obvodu (NSD3O) typu negace logického součinu, jehož výstup je připojen na první vstup třicátého prvního dvouvstupového obvedu (NSD31) typu negece logického součinu, výstup třicátého prvního dvouvstupového obvodu (NSD31) typu negace logického součinu je připojen ns druhý vetup třicátého, dvouvstupevého obvodu (NSD30) typu negece logického součinu, ne druhý vstup patnáctého dvouvstupového obvodu (NSD15) typu negece logického součinu a tvoří současně jedenáctý výstup (0011) zapojení, připojitelný na displej, druhý vstup třicátého prvního dvouvstupového obvodu (NSD31) typu negace logického součinu je připojen přes sedmnáctý odpor (R17) na kladný pól (+) zdroje elektrické energie a tvoří současně devátý vstup (09) zapojení, připojitelný na displej, čtvrtý vstup třetího čtyřvstupového obvodu (NSC3) typu negace logického součinu je připojen ns vstup třicátého čtvrtého invertoru (INV34) β tvoří současně čtrnáctý vstup (014) zapojení, připojitelný na procesor, výstup třicátého čtvrtého invertoru (INV34) je připojen na třetí vstup osmého třívstupového obvodu (NST8) typu negace logického součinu, čtvrtý vstup sedmého třívstupového ebvodu (NST7) typu negace logického součinu je připojen na vstup čtyřicátého šestého invertoru (INV46) a tvoří současně patnáctý vstup (015) zapojení, připojitelný na procesor, výstup čtyřicátého šestého invertoru (INV46) je připojen na třetí vstup třívetupového obvodu <NST6) typu negece logického součinu, druhý vstup druhého dvouvstupového obvodu (NSK2) typu negace logického součinu s otevřeným kolektorem tvoří současně dvacátý druhý vstup (022) zapojení, připojitelný na aritmetickou a logickou jednotku, nastavovací vstup (264) dvacátého šestého klopného obvodu (KK02) typu D je připojen přes dvacátý pátý odpor (R25) na kladný pól ( + ) zdroje elektrické energie a tvoří současně osmý vstup (08) zapojení, připojitěLný na snímač magnetických štítků, základní vstup (261) dvacátého šestého klopného obvodu (KK02) typu D je připojen ns nulový potenciál, kdežto jeho jedničkový výstup (2601) je připojen na druhý vstup třetího dvouvstupového ebvodu (NSK3) typu negace logického součinu s otevřeným kolektorem a tvoří současně osmý výstup (008) zapojení, připojitelný na snímač magnetických štítků, výstup čtyřicátého devátého dvouvstupového obvodu (NSD49) typu negace logického součinu je připojen na první vstup šestnáctého třívstupového obvodu (NST16) typu negace logického součinu a tvoří současně devátý výstup (009) zapojení, připojitelný na displej, výstup šestnáctého třívstupového obvedu (NST16) typu negace logického součinu je připojen ne druhý vstup čtyřicátého devátého dvouvstupového obvodu (NSD49) typu negace logického součinu a na první vstup patnáctého dvouvstupového ebvodu (NSD15) typu negace logického součinu, třetí vstup šestnáctého třívstupového obvodu (NST16) typu negace logického součinu tvoří současně desátý výstup <010) zapojení, připojitelný na displej, výstup padesátého druhého dvouvstupového obvodu (NSD52) typu negece logického součinu tvoří současně třináctý výatup (0013) zapojení, připojitelný na obvody indikace, výstup třicátého druhého dvouvstupového obvodu (NSD32) typu negace logického součinu je připojen na první vstup třicátého osmého dveuvstupového obvodu (NSD38) typu negece logického součinu, jehež výstup je připojen přes pátý invertor (INV35) na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, výstup třicátého třetího dvouvstupového obvodu (NSD33) typu negace logického součinu je připojen ns druhý vstup třicátého osmého dveuvstupového obvodu (NSD38) typu negace, logického součinu a no vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, výstup třicátého šestého dvouvstupového obvodu (NSD36) typu negace logického součinu je připojen na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, třetí vstup prvního čtyřvstupového součtově součinového hradle (SSHC1) je připojen na první vstup devátého čtyřvstupového součtově součinového hradla (SSHC9) a tvoří současně čtvrtý vstup (04) zapojení, připojitelný na procesor, třetí vstup druhého čtyřvstupového součtově součinového hradla (SSHC2) je připojen na první vstup desátého čtyřvstupového součtově součinového hradla (SSHC10) a tvoří současně třetí vstup (03) zapojení, připojitelný na procesor, třetí vstup třetího čtyřvstupového součtově součinového hradla (SSHC3) je připojen ne první vstup jedenáctého čtyřvstupového součtově součinového hradla (SSHC11) a tvoří současně druhý vstup (02) zapojení, připojitelný na procesor, třetí vstup čtvrtého čtyřvstupového součtově součinového hredla (SSHC4) je připojen ne první vstup dvanáctého čtyřvstupového součtově součinového hradla (SSHC12) a tvoří současně první vstup (01) zapojení, připojitelný na procesor, první vstup prvního třívstupového obvodu (NST1) typu negace logického součinu je připojen na čtvrtý vstup druhého čtyřvstupového obvodu (NSC2) typu negace logického součinu a tvoří současně šestý vstup (06) zapojení, připojitelný ne časový zdroj, výstup prvního třívstupového obvodu (NST1) typu negace logického součinu je připojen na hodinová vstupy (12,22,32,42) prvního až čtvrtého klopného obvodu (KVÍ15), KV(14), KV(13), KV(12)) typu D, první vstup dvacátého třetího čtyřvstupového součtově součinového hradla (SSHC23) je připojen na třetí vstup pátého třívstupového obvodu (NST5) typu negace logického součinu, na třetí vstup třetího čtyřvstupového obvodu (NSC3) typu negace logického součinu, na hodinové vstupy (172,182,192,202) sedmnáctého až dvacátého klopného obvodu (KV(3)a, KV(2)a, KV(l)a, KV(0)a typu D a tvoří současně pátý vstup (05) zapojení, připojitelný na časový zdroj, výstup osmnáctého čtyřvstupového součtově součinového hradla (SSHC18) je připojen na hodinové vstupy (92,102,112,122) devátého až dvanáctého klopného obvodu (KV(7), KV(6), (KV(5), KV(4))typu D a přes třetí invertor (INV3) na druhý vstup třináctého čtyřvstupového součtově součinového hradla (SbHC13), jehož výstup je připojen na hodinové vstupy (52,62,72,82) pátého až osmého klopného obvodu (KV(ll), KV(10), KV(9), KV(8)) typu D a přes první invertor (INV1) na třetí vstup prvního třívstupového obvodu (NST1) typu negace logického součinu, výstup prvního čtyřvstupového součtově součinového hradla (SSHC1) je připojen na základní vstup (11) prvního klopného obvedu (KV(15)) typu D, jehož jedničkový výstup (101) je připojen na třetí vstup pátého čtyřvstupového součtově součinového hradla (SSHC5) β na čtvrtý vstup prvního čtyřvstupového obvodu (NSC1) typu negace legického součinu, kdežto jeho nulový výstup (102) je připojen na vstupní a výstupní sběrnici (WS) pro připojeni periferních zařízení, výstup druhého čtyřvstupového součtově součinového hradla (SSHC2) je připojen na základní vstup (21) druhého klopného obvodu (KV(14)) typu D, jehož jedničkový výstup (201) je připojen na třetí vstup šestého čtyřvstupového součtově součinového hradle (SSHC6) a na třetí vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu, kdežto jeho nulový výstup (202) je připojen na vstupní a výstupní sběrnici l

   (WS) pro připojení periferních zařízení, výstup třetího čtyřvstupového součtově součinového hradla (SSHC3) je připojen na základní vstup <31) třetího klopného obvodu tKV113)) typu D, jehož jedničkový výstup je připojen na třetí vstup sedmého čtyřvstupového součtové součinového hradla (SSHC7) a na druhý vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu, kdežto jeho nulový výstup (302) je připojen na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, výstup čtvrtého čtyřvstupového součtově součinového hradla (SSHC4) je připojen na základní vstup (41) čtvrtého klopného obvodu (KV(12)) typu D, jehož jedničkový výstup (401) je připojen na třetí vstup osmého čtyřvstupového součtově součinového hradla (SSHC8) a na první vstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu, kdežto jeho nulový výstup (402) je připojen na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, výstup prvního čtyřvstupového obvodu (NSC1) typu negace logického součinu tvoří současně pátý výstup (005) zapojeni, připojitelný na klávesnici, první vstup pátého čtyřvstupového součtově součinového hradla (SoHC5) je připojen jednak přes první odpor (Rl) na kladný pól(+) zdroje elektrické energie, jednak na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup (51) pátého klopného obvodu (KV(ll)) typu D, jehož jedničkový výstup (5GE0 je připojen na čtvrtý vstup devátého čtyřvstupového součtově součinového hradla (SSHC9) a na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, první vstup šestého čtyřvstupového součtově součinového hradla (SSHC6) je připojen jednak přes druhý odpor (R2) na kladný pól ( + ) zdroje elektrické energie, jednak na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup (61) šestého klopného obvodu (KV(10)) typu D, jehož jedničkový výstup (601) _de připojen na čtvrtý vstup desátého čtyřvstupového součtově součinového hradla (SSHC10) a na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, první vstup sedmého čtyřvstupového součtově součinového hradla (SSHC7) je připojen jednak přes třetí odpor (R3) na kladný pól (+) zdroje elektrické energie, jednak na vstupní s výstupní sběrnici (WS) pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup (71) sedmého klopného obvodu (KV(9)) typu D, jehož výstup je připojen na čtvrtý vstup jedenáctého čtyřvstupového součtové součinového hradle (SSHC11) a na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, první vstup osmého čtyřvstupového součtově součinového hradla (SSHC8) je připojen jednak přes čtyřicátý sedmý invertor (IŇV47) ne druhý vstup čtvrtého dvouvstupového obvodu (NSK4) typu negace logického součinu s otevřehým kolektorem, jednak přes čtvrtý odpor (R4) na kladný pól (+) zdroje elektrické energie, jednak na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, kdežto jeho výst«p je připojen na základní vstup (81) esméhe klopného obvodu (KV(8)) typu D, jehož jedničkový výstue (801) je připojen na čtvrtý vstup dvanáctého čtyřvstupového součtově součinového hradla (SSHG12) a na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, výstup devátého étyřvstupového součtově součinového hradla (SSHC9) je připojen na třetí vstup čtrnáctého čtyřvstupového součtově součinového hradla (SSHC14), jehož výstup je připojen na základní vstup (91) devátého klopného obvodu (KV(7)) typu D, jedničkový výstup (901) devátého klopného obvodu (KV(?)) typu D je připojen na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, kdežto jeho nulový výstup (502) je připojen na třetí vstup devatenáctého Čtyřvstupového součtově součinového hradla (SSHC19), první vstup čtrnáctého čtyřvstupevéhe součtově součinového hradla (SSHC14) je -připojen jednak přes pátý edper (R5) na kladný pól (+) zdroje elektrické energie, jednak na vstupní e výstupní sběrnici (WS) pro připojení periferních zařízení, výstup desátého čtyřvstupového součtově součinového hradla (SSHC10) je připojen na třetí vstup patnáctého čtyřvstupového součtově součinového hradla (SSHC15), jehož výstup je připojen na základní vstup (101) desátého klopného obvodu (KV(6)) typu D, jedničkový výstup (1001) desátého klopného obvodu (KV(6)) typu D je.připojen na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, kdežto jeho nulový výstup (1002) je připojen na třetí vstup dvacátého čtyřvstupového součtově součinového hradla (SSHC20), první vstup patnáctého čtyřvstupového součtově součinového hradla (SSHC15) je připojen jednak přes šestý odpor (R6) na kladný pól ( + ) zdroje elektrické energie, jednak na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, výstup jedenáctého čtyřvstupového součtově součinového hradla (SSHC11) je připojen na třetí vstup šestnáctého čtyřvstupového součtově součinového hradla (SSHC16), jehož výstup je připojen na základní vstup (111) jedenáctého klopného obvodu (KV(5)) typu D, jedničkový výstup (1101) jedenáctého klopného obvodu (KV(5)) typu D je připojen nt. vstupní e výstupní sběrnici (WS) pro připojení periferních zařízení, kdežto jeho nulový výstup (1102) je připojen na třetí vstup dvacátého prvního čtyřvstupového součtově součinového hradla (SSHC21), první vstup šestnáctého čtyřvstupového součtově součinového hradla (S0HCI6) je připojen jednak přes sedmý odpor (R7) na kladný pól (+) zdroje elektrické energie, jednak na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, výstup dvanáctého čtyřvstupového součtové součinového hradle (SSHC12) je připojen ne třetí vstup sedmnáctého čtyřvstupového součtově součinového hradla (SSHC17), jehož výstup je připojen na základní vstup (121) dvanáctého klopného obvodu (KVk4)) typu D, jedničkový výstup (1201) dvanáctého klopného obvodu (KV(4)) typu D je připojen na vstupní a výstupní sběrnici (WS.) pro připojení periferních zařízení, kdežto jeho nulový výstup (1202) je připojen na třetí vstup dvacátého druhého čtyřvstupového součtově součinového hradla (SSHC22), první vstup sedmnáctého čtyřvstupového součtavě součinového hredla (SSHC17) je připojen jednak přes osmý odpor (R8) ne kladný pól (+) zdroje elektrické energie, jednak na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, první vstup devatenáctého čtyřvstupového součtově součinového hradla (SSHC19) je připojen jednak přes devátý odpor (R9) ha kladný pól (+) zdroje elektrické energie, jednak na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup (131) třináctého klopného obvodu (KV(3)) typu D, jehož jedničkový výstup (1301) je připojen na první vstup šestého dveuvstupového obvodu (NSD6) typu negace logického součinu, ns základní vatup (171) sedmnáctého klopného, obvodu (KV(3)a) typu D a na vstupní a výstupní sběrnici (WS) pro připojení periferních.zařízení, první vstup dvacátého čtyřvstupového součtově součinového hradla (SSHC2O) je připojen jednak přes desátý odpor (R10) na kladný pól (+) zdroje elektrické energie, jednak na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, kdežto jeho výstup ge připojen na základní vstup (141) čtrnáctého klopného obvodu (KV(2)) typu D, jehož jedničkový výatup (1401) je připojen na první vstup pátého dvouvstupovéhe obvodu (NSD5) typu negace logického součinu, na základní vstup (181) osmnáctého klopného obvodu (KV(2)a) typu D a na vstupní a výstupní sběrnici (WS) pro připojení / .

   periferních zařízení, první vstup dvacátého prvního čtyřvstupového součtově součinového hradla (SSHC21) je připojen jednak přes jedenáctý odpor (Rll) na kladný pól ( + ) zdroje elktrické energie, jednak na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, kdežto jeho výstup je připojen na základní vstup (151) patnáctého klopného obvodu (KV(1)) typu D, jehož jedničkový výstup (1501) je připojen na první vstup čtvrtého dveuvstupového obvodu (NSD4) typu negace logického součinu, na základní vstup k 191) devatenáctého klopného obvodu (KV(l)a) typu D a na vstupní a výstupní sběrnici (WS) pro připojeni periferních zařízení, první vstup dvacátého druhého čtyřvstupového součtově součinového hradla (SSHC22) je připojen jednak přes dvanáctý odpor (R12) na kladný pel (+) zdroje elektrické energie, jednak na vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, kd.ežto jeho výstup je připojen na základní vstup (161) šestnáctého klopného obvodu (KV(0)) typu D, jehož jedničkový výstup (1601) je připojen na první vstup třetího dvouvstupového obvodu (NSD3) typu negace logického součinu, na základní vstup (201) dvacátého klopného obvodu (KV(O)a) typu D a ne vstupní a výstupní sběrnici (WS) pro připojení periferních zařízení, výstup třetího dvouvstupového obvodu (NSD3) typu negace logického součinu tvoří současně první vstup (001) zapojení, připojitelný na procesor, výstup čtvrtého dvouvstupového obvodu (NSD4) typu negace logického součinu tvoří současně druhý výstup (002) zapojení, připojitelný na procesor, výstup pátého dvouvstupového obvodu (NSD5) typu negace logického součinu tvoří současně třetí výstup (003) zapojení, připojitelný na procesor, výstup šestého dvouvstupového obvodu (NSD6) typu negace logického součinu tvoří současně čtvrtý výstup (004) zapojení, připojitelný na procesor, jedničkový výstup (1701) sedmnáctého klopného obvodu (KV(3)a) typu D je připojen na první vstup prvního čtyřvstupového součtově součinového hradla (SSHC1), jedničkový výstup (1801) osmnáctého klopného obvodu (KV(2)a) typu D je připojen na první vstup čtyřvstupového součtově součinového hradla druhého (SSHG2), jedničkový výstup (1901) devatenáctého klopného obvodu (KV(l)a) typu D je připojen na první vstup třetího čtyřvstupového součtově součinového hradla (8SHC3), jedničkový výstup (2001) dvacátého klopného obvodu (KVlO)a) typu D je připojen na první vstup čtvrtého čtyřvstupového součtově součinového hradla IS8HC4).