CS208094B1

CS208094B1 - Connection for acceleration of the tranfer in the operation unit

Info

Publication number: CS208094B1
Application number: CS175280A
Authority: CS
Inventors: Jiri Smisek
Original assignee: Jiri Smisek
Priority date: 1980-03-14
Filing date: 1980-03-14
Publication date: 1981-08-31

Description

Předmětem vynálezu je zapojení, které řeší zrychlení přenosu v operační jednotce, zejména při slabikových operacích.The subject of the invention is a circuit which solves the acceleration of transmission in the operating unit, especially in syllable operations.

V praxi existují různá řešení operačních jednotek počítačů. Základem je však zpravidla aritmetickologická sekce s generátorem zrychleného přenosu, rychlá vnitřní zápisníková paměť a registry pro uchování jednotlivých óperandů. Generátor zrychleného přenosu je zapojen pro efelé slovo. Pokud počítač provádí slabikový výpočet, operace probíhá pouze na spodní polovině aritmetickolo-i gické sekce. Nevýhoda tohoto řešení je následující. V případě, že slabika jednoho operandu se nachází na liché adrese v operační paměti, je nutné operand přemístit v průběhu instrukce do spodní poloviny buňky zápisníkové paměti, aby mohla proběhnout operace s druhým Operandem, který se nachází ve spodní polovině jiné buňky zápisníkové paměti. Navíc, je-li adresa Uložení výsledku na liché adrese v operační paměti, je nutné v rámci probíhající instrukce opět provést přesun slabiky výsledku na horní polovinu datové sběrnice, která spojuje procesor s operační pamětí. To prodlužuje celou operaci a operační rychlost celého počítače klesá. Jiným řešením operační jednotky může být zapojení slabikového přepínače na B-vstupu aritmetickoíogické sekce. To ovšem přináší zvětšení objemu materiálu.In practice, there are various solutions to computer operating units. However, the basis is usually an arithmeticological section with an accelerated transfer generator, fast internal scratchpad memory and registers for storing individual perands. The accelerator generator is connected for the word efele. When the computer performs a syllable calculation, the operation is performed only in the lower half of the arithmetic-logical section. The disadvantage of this solution is the following. If the syllable of one operand is located at an odd address in the operating memory, it is necessary to move the operand to the lower half of the scratchpad cell during the instruction in order to perform the operation on the second Operand located in the lower half of another scratchpad cell. In addition, if the Result Save address is at an odd address in the RAM, it is necessary to re-move the result syllable to the upper half of the data bus that connects the processor to the RAM. This extends the whole operation and the operating speed of the whole computer decreases. Another solution of the operating unit may be to connect a syllable switch to the B-input of the arithmetic logic section. However, this results in an increase in the volume of the material.

Tyto nevýhody odstraňuje zapojení pro zrychlení přenosu v operační jednotce podle vynálezu, jehož podstatou je, že spodní polovina první vnitřní sběrnice je spojena s prvním vstupem spodní poloviny přepínače sběmic a s druhým vstupem horní poloviny přepínače sběrúic, horní polovina první vnitřní sběrnice je spojena s prvním vstupem horní poloviny přepínače sběmic a s druhým vstupem spodní poloviny přepínače sběmic, výstup spodní poloviny aritmetickologické sekce je spojen se vstupem prvního generátoru zrychleného přeno_; su a výstup horní poloviny aritmetickologické sekce je spojen se vstupem druhého generátoru zrychleného přenosu. ¹¹ These disadvantages are overcome by the transmission acceleration circuit in the operating unit according to the invention, which is characterized in that the lower half of the first internal bus is connected to the first input of the lower half of the bus selector and the second input of the upper half of the bus switch. the upper half of the selector switch and with the second input of the lower half of the selector switch, the output of the lower half of the arithmeticological section is connected to the input of the first accelerated transmit generator _; su and the output of the upper half of the arithmeticological section is connected to the input of the second accelerated transmission generator. ¹¹

Výhodou tohoto zapojení je dosažení stejné rychlosti slabikových výpočtů jako u operací se slovními operandy. Přitom se využije pro provedení záměny pozic obou slabik přepínače sběmic, ^! a není třeba přepínač na B-vstupu aritmetickologické sekce.The advantage of this involvement is to achieve the same speed of syllable calculations as for operations with word operands. In doing so, the bus selector switch is used to replace the positions of both syllables ^! and there is no need for a switch on the B-input of the arithmetic section.

Na výkrese je zapojení podle vynálezu, kde je uvedeno vzájemné propojení jednotlivých bloků společně s jejich označením. Spodní polovina první vnitřní sběrnice 3 je spojena s výstupem 10 spodní poloviny zápisníkové paměti 1, s výstupem 61 spodní poloviny datového přijímače 6, s prvním vstupem 110 spodní poloviny přepínače 11 sběmic a s druhým vstupem 91 horní poloviny přepínače sběmic. Horní polovina první vnitřní sběrnice 4 je spojena s výstupem 20 horní poloviny zápisníkové paměti 2, s výtupem 71 horní poloviny datového přijímače 7, s prvním vstupem 90 horní poloviny přepínače 9 sběmic a s druhým vstupem 111 spodní poloviny přepínače 11 sběmic. Spodní polovina druhé vnitřní sběrnice 17 je spojena s výstupem 112 spodní poloviny přepínače 11 sběmic, se vstupem 130 spodní poloviny datového registru 13 a s B-vstupem 161 spodní poloviny aritmetickologické sekce 16. Horní polovina druhé vnitřní sběrnice 14 je spojena s výstupem 92 horní poloviny přepínače 9 sběmic, se vstupem 120 horní poloviny datového registru 12 a s B-vstupem 151 horní poloviny aritmetickologické sekce 15. Výstup 131 spodní poloviny datového registru 13 je spojen s A-vstupem 160 spodní poloviny aritmetickologické sekce 16, jejíž výstup 162 je zapojen na vstup 190 prvního generátoru zrychleného přenosuIn the drawing, there is shown the circuit according to the invention, where the interconnection of the individual blocks together with their designation is shown. The lower half of the first internal bus 3 is connected to the output 10 of the lower half of the scratchpad 1, the output 61 of the lower half of the data receiver 6, the first input 110 of the lower half of the bus selector 11 and the second input 91 of the upper half of the bus selector. The upper half of the first internal bus 4 is connected to the output 20 of the upper half of the notebook 2, the output 71 of the upper half of the data receiver 7, the first input 90 of the upper half of the bus switch 9 and the second input 111 of the lower half of the bus switch 11. The lower half of the second internal bus 17 is connected to the output 112 of the lower half of the bus switch 11, the input 130 of the lower half of the data register 13 and the B-input 161 of the lower half of the arithmeticology section. 9 of the bus, with the input 120 of the upper half of the data register 12 and with the B-input 151 of the upper half of the arithmeticology section 15. The output 131 of the lower half of the data register 13 is connected to the A-input 160 of the lower half of the arithmeticology section 16. the first accelerator transmission generator

19. Výstup 121 horní poloviny datového registru 12 je spojen s A-vstupem 150 horní poloviny aritmetickologické sekce 15, jejíž výstup 152 je zapojen na vstup 180 druhého generátoru 18 zrychleného přenosu 18. Spodní polovina vnější datové sběrnice 5 je spojena se vstupem 60 spodní poloviny datového přijímače 6, která je ovládaná hradlovacím signálem „80“. Horní polovina vnější datové sběrnice 21 je spojena se vstupem 70 horní poloviny datového přijímače 7, která je rovněž ovládaná hradlovacím signálem „80“. Funkce zapojení je následující: Dvouoperandová instrukce, která zpracovává jeden slabikový operand z horní poloviny vnější datové sběrnice 21 a druhý slabikový operand ze spodní poloviny zápisníkové pamětiThe output 121 of the upper half of the data register 12 is connected to the A-input 150 of the upper half of the arithmeticological section 15, the output 152 of which is connected to the input 180 of the second accelerator 18. data receiver 6, which is controlled by a gating signal "80". The upper half of the external data bus 21 is connected to the input 70 of the upper half of the data receiver 7, which is also controlled by the gating signal "80". The wiring function is as follows: A two-operand instruction that processes one syllable operand from the upper half of the external data bus 21 and a second syllable operand from the lower half of the scratchpad memory

Claims

SUBJECT

Wiring to accelerate transmission in a scratch-memory operating unit with arithmetic section, two internal buses and a data register, characterized in that the lower half of the first internal bus (3) is connected to the first input (110) of the lower half of the bus switch (11) and with a second input (91) of the upper half of the bus switch (9), the upper half of the first internal bus (4) is coupled to the first input (90)

1, if, instead of storing the result in the scratchpad, an operand is written in one clock of the controller from the bottom half of scratchpad 1, through the first input 110 of the bottom half of the bus switch 11 to the bottom half of the data register 13. The "80" opens half the data receiver 7 and the operand is removed from the upper half of the external data bus 21 to the upper half of the first internal bus 4. From there continues through the second input 111 of the lower half of the busbar switch 11 to the B-input 161 of the lower half of the arithmeticology section 16. operation with the operand in the lower half of the data register is performed

13. The result is then stored in the lower half of the scratchpad 1. If the result storage location is in a memory cell that is connected to an external data bus, the upper half of the data receiver 7 is opened in one clock of the controller by a gating signal "80". the syllable operand is written to the top half of data register 12 via the first input 90 of the top half of the bus selector 9. In the following measure, the second syllable operand moves from the bottom half of scratchpad 1 through the second input 91 of the top half of the bus selector 9 to the B-input 151 of the top half the arithmeticological section 15 where an operand operation is performed in the upper half of the data register 12. The result is then stored over the upper half of the external data bus 21 to an odd address in the operating memory.

The possibility of using this connection is in the processor of a small computer or mini-computer.

BACKGROUND OF THE INVENTION The upper half of the bus switch (9) and the second input (111) of the lower half of the bus switch (11), the output (162) of the lower half of the arithmeticological section (16) is connected to the input (190) of the first accelerator. 152) the upper half of the arithmeticological section (15) is connected to the input (180) of the second accelerated transmission generator (18).