JP2935710B2 - Test equipment for processor integrated circuit devices - Google Patents
Test equipment for processor integrated circuit devicesInfo
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、1チップのマイクロコンピュータやディジ
タル・シグナル・プロセッサ(以下、DSPという)等の
プロセッサ集積回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a processor integrated circuit device such as a one-chip microcomputer and a digital signal processor (hereinafter referred to as DSP).
[従来の技術] 従来、1チップのマイクロコンピュータやDSPのよう
に、命令データ及び演算データを記憶するための読み出
し専用メモリ(以下、ROMという。)を内蔵したプロセ
ッサ集積回路においては、外部端子数の制限により、ア
ドレスバスとデータバスが該集積回路の外部接続端子に
接続されず、外部よりアドレスバス及びデータバスに対
して入出力することができない。このようなプロセッサ
集積回路は、例えばセンサ等の周辺装置と交信を行うた
めのシリアルポートや、他のプロセッサと交信を行うた
めのパラレルポートを外部端子として有し、該プロセッ
サの動作を制御するプログラムの命令データや演算デー
タが一般に内蔵のROM内に格納されている。2. Description of the Related Art Conventionally, in a processor integrated circuit including a read-only memory (hereinafter, referred to as a ROM) for storing instruction data and operation data, such as a one-chip microcomputer or a DSP, the number of external terminals is large. Therefore, the address bus and the data bus are not connected to the external connection terminals of the integrated circuit, and input / output to / from the address bus and the data bus from outside cannot be performed. Such a processor integrated circuit has, as external terminals, a serial port for communicating with a peripheral device such as a sensor, and a parallel port for communicating with another processor, and a program for controlling the operation of the processor. Instruction data and operation data are generally stored in a built-in ROM.
上記プロセッサ集積回路のチップの試験を行う方法と
して、以下の2つの方法が考えられる。The following two methods can be considered as a method of testing the chip of the processor integrated circuit.
(1)実際の使用に近い外部信号を作成し、上記ROMに
記憶されたアプリケーション・プログラムを実行させて
試験を行う。例えばセンサからの信号をデータ処理する
プロセッサ集積回路であれば、該センサから実際に出力
される信号を疑似的に作成して該プロセッサ集積回路に
入力して、データ処理を行わせて、所定のデータ処理を
行うか否かを監視して試験を行う。(1) An external signal close to actual use is created, and a test is performed by executing an application program stored in the ROM. For example, in the case of a processor integrated circuit that performs data processing on a signal from a sensor, a signal actually output from the sensor is created in a simulated manner and input to the processor integrated circuit, and data processing is performed. The test is performed by monitoring whether data processing is performed.
(2)上記内蔵ROMの空きエリアに、試験用のプログラ
ムを予め書き込んでおき、該試験用プログラムを実行さ
せて試験を行う。(2) A test program is previously written in a free area of the internal ROM, and the test is executed by executing the test program.
[発明が解決しようとする課題] ところがDSPのように、内部に多数のバスを持ち、ま
た内部ROM,RAMで動作するため、これらのバスが外部に
出力されないLSIでは、通常の状態でテストすることは
きわめて困難である。そこでテストモードを設け、この
テストモードに切換えることによりDSPのテストを行
う。このとき、データバス、アドレスバスを出力しただ
けでは、データアドレスとインストラクションアドレス
が分離されているDSPについては、データアドレスを設
定する信号の状態とインストラクションを設定する信号
の両者を見ることができず、テストとしては不完全であ
るという問題がある。[Problems to be Solved by the Invention] However, since the LSI has many internal buses and operates with internal ROM and RAM like a DSP, an LSI in which these buses are not output to the outside is tested in a normal state. It is extremely difficult. Therefore, a test mode is provided, and a DSP test is performed by switching to the test mode. At this time, it is not possible to see both the state of the signal for setting the data address and the signal for setting the instruction for the DSP in which the data address and the instruction address are separated only by outputting the data bus and the address bus. However, there is a problem that the test is incomplete.
この発明の目的は上述のDSPのように、複数のバスが
分離して設けられている場合においても、所要の回路部
分の動作テストを行ない、各バスに生じる信号を観測で
きるテスト装置を提供することにある。An object of the present invention is to provide a test apparatus that can perform an operation test of a required circuit portion and observe a signal generated on each bus even when a plurality of buses are provided separately as in the above-described DSP. It is in.
[課題を解決する手段] この発明のプロセッサ集積回路装置のテスト装置はイ
ンストラクションとデータのフェッチが別のバスを介し
て行なわれるディジタル信号処理装置に、テスト時にお
いて、各バスの信号を共通の入出力ポートに導く回路を
設けたことを特徴とする。[Means for Solving the Problems] A test apparatus for a processor integrated circuit device according to the present invention provides a digital signal processing apparatus in which instructions and data are fetched via different buses, and inputs a signal of each bus to a common input signal during a test. A circuit leading to the output port is provided.
[実施例] 第1図に示したDSPにおいては命令フェッチのための
アドレス生成部であるプログラム・カウンタ及び、その
ためのバス(PCバス)2と、データ・フェッチのための
アドレス生成部3及びそのためのバス(ADDRバス)4が
完全に分離している。[Embodiment] In the DSP shown in FIG. 1, a program counter which is an address generation unit for instruction fetch, a bus (PC bus) 2 therefor, and an address generation unit 3 for data fetch and therefor Bus (ADDR bus) 4 is completely separated.
第1図に示した回路装置においては、test信号がLレ
ベルでは通常動作モードであり、このtest信号がHレベ
ルになると該装置はテストモードとなる。またテストモ
ードにおいてselect1信号と、select2信号1か0のどれ
であるかにしたがって、表1に示すように、プログラム
カウンタ、ADDRバス、データ入力バスのいずれかを出力
させるように選択する。In the circuit device shown in FIG. 1, when the test signal is at the L level, the circuit is in the normal operation mode. When the test signal is at the H level, the device is in the test mode. In the test mode, according to which one of the select1 signal and the select2 signal is 1 or 0, as shown in Table 1, a selection is made to output any one of the program counter, the ADDR bus, and the data input bus.
ファンクション回路5はテストモードではない通常の
動作モードにおいて、I/Oセル6とDSP処理部6との間で
の入出力信号を送受する。 The function circuit 5 transmits and receives input / output signals between the I / O cell 6 and the DSP processing unit 6 in a normal operation mode other than the test mode.
10ないし19はそれぞれ3ステートバッファでありバッ
ファ10は通常動作モード時にtest信号によりファンクシ
ョン回路5とI/Oセル6とをバッファ11を介して連結す
る。バッファ12はテストモード時にtest信号によりI/O
セル6とPCバス2とをバッファ20を介して連結する。バ
ッファ13と14はテストモード時にPCバス2とバッファ11
の入力側との間を連結する。バッファ15はテストモード
時でかつ選択モード1のときデータ入力バス21とバッフ
ァ11の入力側との間を連結する。バッファ16はテストモ
ード時にPCバス2と命令デコーダ30とを連結する。バッ
ファ17はテストモード時にプログラカウンタ1とPCバス
2とを連結する。Reference numerals 10 to 19 denote 3-state buffers, respectively. The buffer 10 connects the function circuit 5 and the I / O cell 6 via the buffer 11 by a test signal in the normal operation mode. Buffer 12 is I / O by test signal in test mode
The cell 6 and the PC bus 2 are connected via a buffer 20. Buffers 13 and 14 are connected to PC bus 2 and buffer 11 in test mode.
To the input side of. The buffer 15 connects between the data input bus 21 and the input side of the buffer 11 in the test mode and the selection mode 1. The buffer 16 connects the PC bus 2 and the instruction decoder 30 in the test mode. The buffer 17 connects the program counter 1 and the PC bus 2 in the test mode.
バッファ18は通常動作モード時にプログラカウンタ1
とPCバス2とを連結する。The buffer 18 stores the program counter 1 in the normal operation mode.
And the PC bus 2 are connected.
31ないし36はアンドゲート、37はオアゲート、40ない
し43はインバータである。45,46はクロック制御回路
で、入力された信号をクロック信号CLKに同期して出力
する。47はデータ出力バッファである。31 to 36 are AND gates, 37 is an OR gate, and 40 to 43 are inverters. Clock control circuits 45 and 46 output an input signal in synchronization with a clock signal CLK. 47 is a data output buffer.
第1図の回路において、テスト信号testは1つのtest
信号ピン(図示せず)を介して印加される。In the circuit of FIG. 1, the test signal test is one test
It is applied via a signal pin (not shown).
次に動作について説明する。 Next, the operation will be described.
テストモード(test信号=‘H')では、クロック信号
clk=‘L'時にアンドゲート34が出力1を生じ、バッフ
ァ12がイネーブルとなって、I/Oセル2のI/Oパッド50へ
の入力がバッファ12、PCバス2を通して命令デコーダ30
に送られ、従って外部から与えた命令が実行される。In test mode (test signal = 'H'), clock signal
When clk = “L”, the AND gate 34 generates an output 1 and the buffer 12 is enabled, and the input to the I / O pad 50 of the I / O cell 2 is transmitted through the buffer 12 and the PC bus 2 to the instruction decoder 30.
Therefore, an externally applied instruction is executed.
テストモードにおいて、select1信号が‘H'、クロッ
クclk=‘H'のときは、バッファ11,13,15がイネーブル
となって、データ入力バス21の信号がバッファ15,13,11
を介してI/Oパッド50に出力される。In the test mode, when the select1 signal is “H” and the clock clk = “H”, the buffers 11, 13, and 15 are enabled, and the signals of the data input bus 21 are changed to the buffers 15, 13, 11
Is output to the I / O pad 50 via the.
またクロックclk信号が‘H',select1信号が‘L'のと
きは、バッファ14,13がイネーブルとされバッファ15は
デイスエーブルとされ、PCバス2の信号がバッファ14,1
3を介してI/Oパッド50に出力される。When the clock clk signal is 'H' and the select1 signal is 'L', the buffers 14 and 13 are enabled, the buffer 15 is disabled, and the signal on the PC bus 2 is
It is output to the I / O pad 50 via 3.
さらにtest信号が‘H'、クロックclkが‘H'、select2
信号が‘H'、select1信号が‘L'のときはアンドゲート3
5がイネーブル、バッファ19がイネーブルとなって、ま
たバッファ14がイネーブルとなって、ADDRバス4の信号
がバッファ19、PCバス2、バッファ14,13,11を介してI/
Oパッド50に出力される。上記においてselect2信号が
‘L'となると、アンドゲート35,バッファ19はデイスエ
ーブル(不作動)となる一方、アンドゲート36,バッフ
ァ17がそれぞれイネーブルとなって、プログラカウンタ
1の出力信号がラッチ45を介してPCバス2に印加され、
さらにバッファ14,13,11を介してI/Oパッド50に出力さ
れる。In addition, test signal is 'H', clock clk is 'H', select2
AND gate 3 when signal is 'H' and select1 signal is 'L'
5 is enabled, the buffer 19 is enabled, and the buffer 14 is enabled, so that the signal of the ADDR bus 4 is transmitted to the I / O through the buffer 19, the PC bus 2, and the buffers 14, 13 and 11.
Output to O pad 50. When the select2 signal becomes "L" in the above, the AND gate 35 and the buffer 19 are disabled (inactive), while the AND gate 36 and the buffer 17 are enabled, respectively, and the output signal of the program counter 1 Applied to the PC bus 2 via
Further, the data is output to the I / O pad 50 via the buffers 14, 13, and 11.
同様にしてクロックclk=‘H'時には、モード選択信
号の切りかえによって、データ入力バス21、プログラカ
ウンタ1、ADDRバス4の信号が出力される。データ入力
バス21の信号はデータ出力バス48の出力をラッチ46を介
して取り込むことができるので、以上ですべてのバスの
信号をI/Oパッド50に出力して外部から観測できること
になる。Similarly, when the clock clk = “H”, the signals of the data input bus 21, the program counter 1, and the ADDR bus 4 are output by switching the mode selection signal. Since the signal of the data input bus 21 can take in the output of the data output bus 48 via the latch 46, the signals of all the buses are output to the I / O pad 50 and can be externally observed.
ここでselect1,select2信号は、内部レジスタの2bit
を使えば、テストモード切りかえ専用のピンをふやすこ
となく、与える命令によってテスト中にいずれかのバス
からの出力を切りかえて、I/Oパッド50に出力すること
ができる。Here, select1 and select2 signals are 2 bits of internal register
By using, the output from any of the buses can be switched during the test by the given command and output to the I / O pad 50 without increasing the number of pins dedicated to the test mode switching.
なお第2図に示すように、クロック信号clkのH,Lに応
じてHのときはI/Oパッド50からはデータ入力バス、プ
ログラムカウンタ、ADDRバスのいずれかの信号をselect
1,select2で選択して出力する。As shown in FIG. 2, when the clock signal clk is H according to H or L, any one of the data input bus, the program counter and the ADDR bus is selected from the I / O pad 50.
Select and output with 1, select2.
以上のようなDSPをテストする際には、種々のバスを
リアルタイムにすべて出力できることが必要であるが、
これらのバスを直接的に出力することは、バスの本数が
ふえるにつれて、レイアウト的に困難になる。そこで本
発明では1つのバスをテストモード時に共用することに
よって、上述の問題を解決したものである。When testing the above DSP, it is necessary to be able to output all the various buses in real time.
Outputting these buses directly becomes difficult in terms of layout as the number of buses increases. Therefore, the present invention solves the above-mentioned problem by sharing one bus in the test mode.
[発明の効果] 以上詳述したように、この発明によれば、DSPのよう
なプロセッサ集積回路のテスト回路をプロセッサの内部
のすべてのバスの信号を1つのI/Oパッドから出力でき
るようにしたことにより、DSPなどのテストをリアルタ
イムに完全に実現できる。[Effects of the Invention] As described above in detail, according to the present invention, a test circuit of a processor integrated circuit such as a DSP can output signals of all buses inside the processor from one I / O pad. As a result, tests such as DSP can be completely realized in real time.
第1図はこの発明の一実施例を示すブロック図、第2図
はクロック信号とI/Oとの関係を示す図である。 1……プログラムカウンタ、2……PCバス、3……アド
レス生成部、4……ADDRバス、5……ファンクション回
路、6……DSP処理部、10〜19……バッファ、20……バ
ッファ、21……データ入力バス、30……命令デコーダ、
31〜36……アンドゲート、37……オアゲート、40〜43…
…インバータ、45,46,47……ラッチ、48……データ出力
バッファ。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a diagram showing a relationship between a clock signal and I / O. 1 ... program counter, 2 ... PC bus, 3 ... address generation unit, 4 ... ADDR bus, 5 ... function circuit, 6 ... DSP processing unit, 10-19 ... buffer, 20 ... buffer, 21 ... data input bus, 30 ... instruction decoder,
31-36 ... and gate, 37 ... or gate, 40-43 ...
… Inverter, 45, 46, 47… Latch, 48… Data output buffer.
Claims (2)
別のバスを介して行なわれるディジタル信号処理装置
に、テスト時において、各バスの信号を共通の入出力ポ
ートに導く回路を設けたことを特徴とするプロセッサ集
積回路装置のテスト装置。1. A digital signal processor in which instructions and data are fetched through separate buses is provided with a circuit for guiding a signal of each bus to a common input / output port during a test. Test equipment for processor integrated circuit devices.
のテスト装置において、テスト時に、各バスの信号を共
通の入出力ポートに導く前記回路は、 テスト時に、外部からの命令の入力と各バスの信号の外
部への出力とを前記入出力ポートを介して時分割的に行
わせるための入出力制御手段と、 テスト時に外部から前記入出力ポートを経て入力される
命令による指定に基づき各バスのうちのいずれかを選択
する選択手段と、 選択手段によって選択されたバスの信号を前記入出力ポ
ートへ伝達する信号伝達制御手段と、 を有することを特徴とするプロセッサ集積回路装置のテ
スト装置。2. A test apparatus for a processor integrated circuit device according to claim 1, wherein said circuit for guiding a signal of each bus to a common input / output port at the time of a test comprises: An input / output control means for causing a bus signal to be output to the outside via the input / output port in a time-division manner; and A testing device for a processor integrated circuit device, comprising: selecting means for selecting one of the buses; and signal transmission control means for transmitting a signal of the bus selected by the selecting means to the input / output port. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1058198A JP2935710B2 (en) | 1989-03-10 | 1989-03-10 | Test equipment for processor integrated circuit devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1058198A JP2935710B2 (en) | 1989-03-10 | 1989-03-10 | Test equipment for processor integrated circuit devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02236642A JPH02236642A (en) | 1990-09-19 |
JP2935710B2 true JP2935710B2 (en) | 1999-08-16 |
Family
ID=13077327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1058198A Expired - Lifetime JP2935710B2 (en) | 1989-03-10 | 1989-03-10 | Test equipment for processor integrated circuit devices |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2935710B2 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0616303B2 (en) * | 1985-07-29 | 1994-03-02 | 富士通テン株式会社 | General-purpose high-speed processor |
JPS63133234A (en) * | 1986-11-25 | 1988-06-06 | Mitsubishi Electric Corp | Microcomputer |
-
1989
- 1989-03-10 JP JP1058198A patent/JP2935710B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02236642A (en) | 1990-09-19 |
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