CS207195B1

CS207195B1 - Connection of the logical net for releasing the signals

Info

Publication number: CS207195B1
Application number: CS36676A
Authority: CS
Inventors: Karel Bocek
Original assignee: Karel Bocek
Priority date: 1976-01-21
Filing date: 1976-01-21
Publication date: 1981-07-31
Also published as: CS204099B3

Description

(54) Zapojení logické sítě k uvolňování signálů(54) Connection of a logical network to release signals

Vynález se týká zapojení logické sítě k uvolňování signálů v soustavách asynchronních automatů, se zvláštním zřetelem k zamezení ztráty předpokládaného signálu při eventuálních poruchách.The invention relates to the connection of a logic network for releasing signals in systems of asynchronous automata, with particular reference to avoiding loss of a predicted signal in the event of failure.

Jsou známá zapojení logické sítě k uvolňování signálů, která uvolňují průchod signálů ze vstupů na výstupy podle předem stanovených logických podmínek. Jedná se například o podmínky kombinační, sekvenční, zvláště pak podmínky časového vzniku trvání vstupních signálů a podobně.Connections of a logic network to release signals are known which release signals from inputs to outputs according to predetermined logic conditions. These are, for example, combinational, sequential conditions, especially the conditions of the temporal occurrence of the input signal duration and the like.

Nevýhodou těchto zapojení je porušení jejich funkce pri nečekaných změnách v soustavě vstupních signálů popřípadě až celková ztráta uvolněných signálů. Při použití těchto zapojení pro účely automatického řízení se ztráta uvolněných signálů může projevit jako trvalá porucha řízeného objektu.The disadvantage of these wiring is the failure of their function in case of unexpected changes in the system of input signals or even the total loss of released signals. When using these wiring for automatic control, the loss of enabled signals may be a permanent failure of the controlled object.

Tyto nevýhody odstraňuje ve svém oboru použití zapojení logické sítě k uvolňování signálů podle vynálezu složené z časového členu, ze součtového členu, z pamětového obvodu, z kombinačního obvodu a z hradla jehož podstata spočívá v tom, že první výstup časového členu je spojen se záznamovým vstupem pamětového obvodu, výstup tohoto pamětového obvodu je spojen s jedním vstupem kombinačního obvodu a s řídicím vstupem hradla, druhý výstup časového členu je spojen s druhým vstupem kombinačního obvodu, výstup součtového členu je spojen se vstupem hradla, výstup tohoto hradla je spojen s mazacím vstupem pamětového obvodu a s výstupem zapojení, přičemž výstup kombinačního obvodu je spojen s dalším vstupem součtového členu.These disadvantages are eliminated in the art by using a logic network for releasing signals according to the invention consisting of a timing element, a summation element, a memory circuit, a combination circuit, and a gate whose principle is that the first output of the timing element is connected to a recording input of the memory the output of this memory circuit is connected to one input of the combination circuit and the gate control input, the second time member output is connected to the second input of the combination circuit, the output of the sum member is connected to the gate input, the output of this gate is connected to the an output circuit, wherein the output of the combination circuit is coupled to another input of the summation member.

Výstup kombinačního členu je déle spojen se vstupy několika přídavných součtových obvodů, jejichž výstupy jsou spojeny s vedlejšími výstupy zapojení.The output of the combination member is longer coupled to the inputs of several additional summation circuits, the outputs of which are coupled to the auxiliary outputs of the wiring.

Předností zapojení logické sítě k uvolňování signálů podle vynálezu je uvolnění prvního vstupního signálu ze soustavy vstupních signálů na vstupech součtového členu naThe advantage of connecting the logical network to release the signals according to the invention is the release of the first input signal from the set of input signals at the inputs of the summation

I výstup zapojení v časovém úseku konečné délky, spojené se zamezením průchodu dalších vstupních signálů z této soustavy, a náhradní uvolnění signálu na výstupu zapojení na konci tohoto časového úseku v případě selhání uvolnění jednoho vstupního signálu během tohoto časového úseku.Přitom tento časový úsek představuje přibližný čas očekávaného příchodu vstupních signálů určený dalšími podmínkami chování asynchronního automatu popřípadě řízené soustavy.Also, the output of the wiring in the finite length of time associated with preventing the passage of other input signals from the system, and the substitute signal release at the wiring output at the end of this time period in the event of failure to release one input signal during this time period. the time of expected arrival of the input signals determined by the other behavior conditions of the asynchronous automat or the controlled system.

Další předností je možnost regenerace Selhaných signálů po dobu časového trvání signálu na výstupu zapojení.Another advantage is the possibility of regenerating the Failed signals for the duration of the signal at the output of the wiring.

Zapojení logické sítě k uvolňování signálů podle vynálezu je v příkladném provedení znázorněno na přiloženém výkrese.The connection of the logic network for releasing the signals according to the invention is shown in the attached drawing in an exemplary embodiment.

Na výkrese je znázorněn časový člen T se vstupem t , s prvním výstupem>£^T_>a s dru> “1 ' hým výstupem součtový člen D s jedním vstupem__d___, s druhým vstupem__d__, s třetím vstupem ^d *. s čtvrtým vstupem ^d , s dalším vstupem _a s výstupem D/>, paměťový obvod P se záznamovým vstupem___£_»s mazacím vstupem__g_a s výstupemj<_l'_>;_,kombinační obvod s jedním vstupem__^k__, s druhým vstupem_^k__a s výstupem_-<:__K_>^, hradlo H se vstupem h , s řídicím vstupem ^{a s v}ý^s*'^uP^em_í'_íí__^·In the drawing, a timing member T with an input t, with a first output < tb > and with a second " 1 " output is a summation member D with one input__d___, with a second input__d__, with a third input ^ d *. with a fourth input ^ d, with a further input _and an output D />, a memory circuit P with a write input ___ £ _ »with an erase input__g_a with an output <1, the combination circuit with one input __ ^ k__, with the other input_ ^ k__a with output _- <: __ K _> ^, gate H with input h, with control input ^and ^{with s} * ' ^u P ^em _í'_íí __ ^ ·

První výstupj^Tj^časového členu T je spojen se záznamovým vstupem__^paměťového obvodu P , výstupj^ P_>tohoto paměťového obvodu je spojen s jedním vstupem _^k__ kombinačního obvodu Kas řidicím vstupem <?e hradla H . Druhý výstupí^T > časového členu Ϊ je spojen s druhým vstupem___k__kombinačního obvodu K . Výstup_^<_p_>^součtového členu D je spojen se vstupem h hradla H , výstup^ HJ» tohoto hradla je spojen s mazacím vstupem 2^ paměťového obvodu Pas výstupem X zapojení. Výstup^.K_>^kombinačního obvodu K je spojen s dalším vstupem__^d_součtového členu D ·The first output of the time element T is connected to the recording input __ of the memory circuit P, the output of this memory circuit is connected to one input of the combinational circuit K a through the control input? Of the gate H. The second output TT> of the time element Ϊ is connected to the second input _ k__ of the combination circuit K. The output of the summation member D is connected to the input h of the gate H, the output of the gate is connected to the erase input 2 of the memory circuit Pas by the output X of the circuit. The output of the combination circuit K is coupled to another input of the summation member D ·.

Dále je znázorněn první součtový obvod s jedním vstupem , s druhým vstupem s výstupem <3^ >- , druhý součtový obvocl Sg s jedním vstupem· ^g » ^s hruhým vstu0η 0.Furthermore, a first OR gate having one input, a second input to the output <3 ^> -, the second summation obvocl Sg to one input · ^ g ^"s hruhým vstu0η 0th

„Í_2 , _____ pem Sg a s výstupem vstupem” a s výstupěm^TSj"I_2, _____ pem Sg and with output input" and with output ^ TSj

7yšťup”«h K kombinačního“obvodu K je dále spojen se vstupy těchto součtových obvodů tak, že je spojen s druhým vstupem s, prvního součtového obvodu S, , s druhým vstupem7. The K-combining circuit K is further coupled to the inputs of these summation circuits such that it is connected to the second input s, of the first summation circuit S, to the second input.

2_ _________ e, — _____2.2_ _________ e, - _____2.

^J2 ^třetí součtový obvočT s jedním vstupěiň s^ , s d uhým a”S“ctruhým vstupe. ^b^ třetíHo”šóučtového obvodu' S ^J 3 is ^a third summation with a single input with a 4 and a 4 input. ^ b ^ thirdHo ”shooter circuit 'S

Výstup-< >-prvního šouěťového obvodu je Spójěň”s prvním vedlejším výstupem”The output of the first shunt circuit is Connected ”with first auxiliary output”

Sg druhého součtového obvoduSg of the second total circuit

3’ zapojení, výšťup<Sg^<>- druhého součtového oěvoěu Sg je spojen s druhým vedlejším výsťupem fg zapojení,“vyšťup ·<· S^^ třetího součtového”oěvodu S^ je spojen s třetím vedlejším výšTupěm f, zapojení!”3 'wiring, step <Sg ^< > - of the second summing circuit Sg is connected to the second bypassing step fg of the wiring, the "outgoing · <· S ^^ of the third sum" of the circuit S ^ is connected to the third bypass step f, wiring!

Jako časový člem T se uvažuje logický obvod se vstupem f , s prvním výstupem, s druhým výstupemjehož časová funkce je taková, že pri vzniku signálu na vstupu t vzniká na prvním výstupu-^Ú^T >· impulsní signál, a po uplynutí nastaveného časového úseku konečné délky vzniká na druhém výstupu;<_T^_impulsní signál.A time logic T is considered to be a logic circuit with input f, with a first output, with a second output whose time function is such that when a signal at input t is generated, a pulse signal is produced at the first output. A pulse signal is generated at the second output;

Jako součtový člen D se uvažuje logický obvod s několika rovnocennými vstupy__^d_x^d_,^d_A ^d_a s výstupem_-^D_>_, s funkcí logického součtu, popřípadě s funkcí logického součtu s omezením časového trvání signálu na výstupu-^ D .The sum element D is considered to be a logic circuit with several equivalent inputs __ ^ d _x ^ d _, ^ d _A ^ d_a with an output _- ^ D _> _, a logic-sum function or a logic-sum function to limit the signal duration at the output- ^ D.

Jako paměťový obvod P se uvažuje logický obvod s paměťovou funkcí, například klopný obvod, dvojková· paměť a podobně, se záznamovým vstupem___>^g_, s mazacím vstupem _a s výstupem^Pj?^. Časové trvání logického signálu na výstupu_<P__-^2. tohoto paměťového obvodu P vymezuje začátek signálu na záznamovém vstupu___i^g__i_a začátek signálu na mazacím vstu?^u __2_ · . · , ,A memory circuit P is a logic circuit with a memory function, for example, a flip-flop, a binary memory, and the like, with a recording input & lt _{; RTI ID} = 0.0 >< / RTI _> Time duration of logic signal at output_ <P __- ^ 2. this memory circuit P defines the start of the recording signal _and vstupu__ g_ ^ _i _a start signal on lubricating ga? ^u __2_ ·. ·,,

Jako kombinační obvod K se uvažuje logický obvod s jedním vstupem ^xk_, s druným vstupem __k__a s výstupenK^KJ^, s funkcí logického součinu, vztaženo na tyto vstupy.Combination circuit K is considered to be a logic circuit with one input ^x k_, a rough input __k__a, and an output K K K ^ s, with a logic product function related to these inputs.

Jako hradlo H se uvažuje logický obvod se vstupem h ,s řídicím vstupem s výstupemH^Hkde signál na žídicím vstupu otevírá průchod hradla pro signál ze vstupu h na výstup<H >. Jedná se například o logický obvod s funkcí logického součinu, vztaženo na vstup h a na řídicí vstup _ě*=_ · ·>The gate H is considered to be a logic circuit with input h, with the control input with output H ^ H where the signal at the control input opens the gate passage for the signal from input h to output <H>. For example, a logic circuit with a logic product function related to input h and control input _ě * = _ · ·>

Jako součtový obvod S^, Sg ,S^ se uvažuje logický obvod s jedním vstupem ^s^ , ''Sg, ¹3-, s druhým vstupem ²s_lt ²Sg , ²s^ a s výstupem>> > -<C Sg s funkcíAs a sum circuit S ^, Sg, S ^ is considered a logic circuit with one input ^ s ^, '' Sg, ¹ 3-, with the other input ² s _lt ² Sg, ² s ^ and with the output >>> - <C Sg with function

Iogick3ňo součtu, vztaženo ňa”Teňto jěďěň vstup a na těňTo“3řuhý^-vš^:Eup7~Iogicko sum, based on ”This autumn entry and on the bodyThis“ 3-armed ^- all ^: Eup7 ~

Funkce zapojení logické sítě podle obr.l je taková, že ve výchozím postavení je časový člen T nevybuzen, paměťový člen P je vymazán, a hradlo H je uzavřeno. Na výstupu zapojení signál uvolněn není.The function of the logical network connection of FIG. 1 is such that in the initial position the time member T is unexcited, the memory member P is erased, and the gate H is closed. The output signal is not enabled.

V čase očekávaného uvolnění signálu ze soustavy signálů na vstupech_^d ,_²d. ,_^d ,_^d_ součtového členu D se přivede signál na vstup t časového členu T , který způsobuje vybuzení impulsního signálu na prvním výstupu>·tohoto časového členu. Tento impulsní signál Přechází na záznamový vstup p paměťového obvodu a způsobuje vybuzení signálu na jeho výstupu^<_P_!521«Takto vzniklý signál přechází jednak na jeden vstup __k_kombinačního obvodu K, jednak na řídicí vstup 'hradla H .Otevřením hradla H působením signálu na jeho řídicím vstupu _5^-__je uvolněn průchod signálů ze vstupů__^d_x ²d_,_2d_,_^d_souotového členu D přes jeho výstupvstup h hradla H na výstup tohoto hradla H a na výstup X zapojení.At the time of the expected release of the signal from the system signals to vstupech_ ^ d _ ² d., _ ^ D _ ^ d_ adder D applies a signal to the input of the T timer T which causes the excitation pulse signal at a first output> · this time member. This pulse signal passes to the recording input p of the memory circuit and causes the signal to be excited at its output. The signal thus obtained passes to one input kk_ of the combination circuit K and to the control input of gate H. control input _5 ^ -__ released pass signals from the inputs __ ^ d _x ² d _, _ _ 2d, _ ^ d_souotového member d via a gate výstupvstup H H at the output of this gate outputs H and X wiring.

První vstupní signál ze soustavy signálů na těchto vstupech součtového členu D přechází na výstup -< H 7>-hardla H a na výstup zapojení, a zároveň na mazací vstup__²g_pamětového obvodu P . Vymazáním tohoto paměťového obvodu se zároveň uzavírá průchod hradla H ,The first input signal from the set of signals at these inputs of the summation element D goes to the output - <H 7> -hardla H and to the wiring output, and at the same time to the lubrication input ^{2 of the} memory circuit P. Clearing this memory circuit also closes gate H,

Jestliže během zmíněného časového úseku signál na výstupj^Hj^L hradla uvolněn není, například proto, ře na žádný vstup součtového členu D signál nepřišel, zůstane pamětový obvod P ve vybuzeném stavu a hradlo H otevřeno po dobu tohoto časového úseku. Na konci tohoto časového úseku přechází impulsní signál z druhého výstypuZ/T /” časového členu T na druhý vstup k kombinačního obvodu K , na jehož výstupu^-_Kl>; vzniká časově shodný, impulsní signál, způsobující vybuzení součtového členu D a náhradní uvolnění signálu na výstupu X zapojení spojené s vymazáním paměťového obvodu P . ' 'If, during said period of time, the signal at the gate output is not released, for example because no signal has been received at the summation member D, the memory circuit P will remain in the energized state and the gate H will remain open for that period of time. At the end of this time period, the pulse signal passes from the second output Z / T / 'of the time element T to the second input to the combination circuit K, at the output of which is K1; a timing pulse signal is generated, causing the summation member D to be energized and a substitute signal release at the output X of the circuit associated with clearing the memory circuit P. ''

Náhradnímu uvolnění signálu na výstupu X zapojení předchází těšně náhradní vybuzení o o o o“ přídavných součtových obvodů __1_,__2_,__3 ,_4_ . Tak například první součtový obvod může být vybuzen jednak signálem na jednom vstupu ¹s₁ tohoto obvodu, spojeným s výstupěm“některého čidla -v soustavě automatického měření, anebo signálem.'z výstupu_^_K_?^kombinačního obvodu K při vynuzení signálu na jeho výstupu^ K_>- .V posledním případě se tedy jedná o účelnou regeneraci a pojištění signálů na vstupech ^s^ , ^Sg ,^Sj součtových obvodů 3^. , _^2 ,_^3A substitute release of the signal at the output X of the wiring is preceded by a close substitution excitation of the additional sum circuits __1 _, __ 2 _, __ 3, _4_. For example, the first summation circuit can be excited by a signal on one input ¹ with _{1 of} this circuit connected to the output of a sensor in an automatic measurement system, or by a signal from the output of the combination circuit K Thus, in the latter case, there is an expedient regeneration and insurance of the signals at the inputs s, ^,, Sg, souovýchj of the summation circuits 3 ^. , _ ^ 2, _ ^ 3

V zájmu prodloužení časového trvání signál“uvolňěňěho“ňa výstup X zapojení“jě výstupIn order to extend the time duration, the "enable" signal and the output X wiring is the output

O v *“ _v O v * “ _v

H~>-hradla H spojen s mazacím vstupen__g_ paměťového obvodu P s výhodou přes opoždovací obvod se spožděním začátku signálu, například přes RC člen,The barrier H is connected to the erase input of the memory circuit P preferably via a delay circuit with a delay of the start of the signal, for example via an RC element,

Zapojení logické sítě k uvolňování signálů podle vynálezu se uplatňuje ve specielních případech uvolňování prvního vstupního signálu ze soustavy vstupních signálů v časovém úseku očekávaného uvolnění tam, kde náhradní signál na konci tohoto časového úseku může odvrátit úplné selhání konečného automatu z hlediska potřeb řízeného objektu.The connection of the logical network for releasing the signals according to the invention is applied in special cases of releasing the first input signal from the set of input signals in the expected release time period where the substitute signal at the end of this time period can avert complete failure of the finite automaton.

Zvůíštní případ uplatnění přichází v úvahu při automatickém měření například délky , pomocí soustavy čidel, spojených se vstupy přídavných součtových obvodů.Especially the application is possible in automatic measurement of, for example, length, by means of a set of sensors connected to inputs of additional total circuits.

Claims

Object of the invention

1. Connection of a logic network to release signals composed of a timing element, a summation element, a memory circuit, a combination circuit and a gate, characterized in that the first output

Ί ¹ X ⁱⁿ (- < ^X T »of the timer (T) is connected to the recording input (p) of the memory circuit (P), the output (<LF *> ·) of this memory circuit is connected to one input ( ^L to ₂ ) the combination circuit (K) and the gate control input (c ^ 1), the second output (TT * ^) of the time element (T) is connected to the second input (k) of the combination circuit (K), the output (D>) the summation element (D) is connected to the gate input (h), the output (- <H 7 *) of this gate is connected to the memory input (p) of the memory circuit (P) and the output (X) of the circuit, - <K of the combination circuit (K) is connected to another input () of the summation member (D).

Wiring according to claim 1, characterized in that the output (K K>) of the combination circuit (K) is further connected to the inputs (s,, Sg, s)) of the summation circuits (S Sg, S,, ..) of which the outputs (- <S ₁ >, - <S £>, · <S ^ 7>) are connected to the secondary outputs · (, Tg, ^ 3 of the wiring).