CS207195B1 - Zapojení logické sítě k uvolňování signálů - Google Patents

Description

(54) Zapojení logické sítě k uvolňování signálů

Vynález se týká zapojení logické sítě k uvolňování signálů v soustavách asynchronních automatů, se zvláštním zřetelem k zamezení ztráty předpokládaného signálu při eventuálních poruchách.

Jsou známá zapojení logické sítě k uvolňování signálů, která uvolňují průchod signálů ze vstupů na výstupy podle předem stanovených logických podmínek. Jedná se například o podmínky kombinační, sekvenční, zvláště pak podmínky časového vzniku trvání vstupních signálů a podobně.

Nevýhodou těchto zapojení je porušení jejich funkce pri nečekaných změnách v soustavě vstupních signálů popřípadě až celková ztráta uvolněných signálů. Při použití těchto zapojení pro účely automatického řízení se ztráta uvolněných signálů může projevit jako trvalá porucha řízeného objektu.

Tyto nevýhody odstraňuje ve svém oboru použití zapojení logické sítě k uvolňování signálů podle vynálezu složené z časového členu, ze součtového členu, z pamětového obvodu, z kombinačního obvodu a z hradla jehož podstata spočívá v tom, že první výstup časového členu je spojen se záznamovým vstupem pamětového obvodu, výstup tohoto pamětového obvodu je spojen s jedním vstupem kombinačního obvodu a s řídicím vstupem hradla, druhý výstup časového členu je spojen s druhým vstupem kombinačního obvodu, výstup součtového členu je spojen se vstupem hradla, výstup tohoto hradla je spojen s mazacím vstupem pamětového obvodu a s výstupem zapojení, přičemž výstup kombinačního obvodu je spojen s dalším vstupem součtového členu.

Výstup kombinačního členu je déle spojen se vstupy několika přídavných součtových obvodů, jejichž výstupy jsou spojeny s vedlejšími výstupy zapojení.

Předností zapojení logické sítě k uvolňování signálů podle vynálezu je uvolnění prvního vstupního signálu ze soustavy vstupních signálů na vstupech součtového členu na

I výstup zapojení v časovém úseku konečné délky, spojené se zamezením průchodu dalších vstupních signálů z této soustavy, a náhradní uvolnění signálu na výstupu zapojení na konci tohoto časového úseku v případě selhání uvolnění jednoho vstupního signálu během tohoto časového úseku.Přitom tento časový úsek představuje přibližný čas očekávaného příchodu vstupních signálů určený dalšími podmínkami chování asynchronního automatu popřípadě řízené soustavy.

Další předností je možnost regenerace Selhaných signálů po dobu časového trvání signálu na výstupu zapojení.

Zapojení logické sítě k uvolňování signálů podle vynálezu je v příkladném provedení znázorněno na přiloženém výkrese.

Na výkrese je znázorněn časový člen T se vstupem t , s prvním výstupem>£^T_>a s dru> “1 ' hým výstupem součtový člen D s jedním vstupem__d___, s druhým vstupem__d__, s třetím vstupem ^d *. s čtvrtým vstupem ^d , s dalším vstupem _a s výstupem D/>, paměťový obvod P se záznamovým vstupem___£_»s mazacím vstupem__g_a s výstupemj<_l'_>;_,kombinační obvod s jedním vstupem__^k__, s druhým vstupem_^k__a s výstupem_-<:__K_>^, hradlo H se vstupem h , s řídicím vstupem ^{a s v}ý^s*'^uP^em_í'_íí__^·

První výstupj^Tj^časového členu T je spojen se záznamovým vstupem__^paměťového obvodu P , výstupj^ P_>tohoto paměťového obvodu je spojen s jedním vstupem _^k__ kombinačního obvodu Kas řidicím vstupem <?e hradla H . Druhý výstupí^T > časového členu Ϊ je spojen s druhým vstupem___k__kombinačního obvodu K . Výstup_^<_p_>^součtového členu D je spojen se vstupem h hradla H , výstup^ HJ» tohoto hradla je spojen s mazacím vstupem 2^ paměťového obvodu Pas výstupem X zapojení. Výstup^.K_>^kombinačního obvodu K je spojen s dalším vstupem__^d_součtového členu D ·

Dále je znázorněn první součtový obvod s jedním vstupem , s druhým vstupem s výstupem <3^ >- , druhý součtový obvocl Sg s jedním vstupem· ^g » ^s hruhým vstu0η 0.

„Í_2 , _____ pem Sg a s výstupem vstupem” a s výstupěm^TSj

7yšťup”«h K kombinačního“obvodu K je dále spojen se vstupy těchto součtových obvodů tak, že je spojen s druhým vstupem s, prvního součtového obvodu S, , s druhým vstupem

2_ _________ e, — _____2.

^J2 ^třetí součtový obvočT s jedním vstupěiň s^ , s d uhým a”S“ctruhým vstupe. ^b^ třetíHo”šóučtového obvodu' S

Výstup-< >-prvního šouěťového obvodu je Spójěň”s prvním vedlejším výstupem”

Sg druhého součtového obvodu

3’ zapojení, výšťup<Sg^<>- druhého součtového oěvoěu Sg je spojen s druhým vedlejším výsťupem fg zapojení,“vyšťup ·<· S^^ třetího součtového”oěvodu S^ je spojen s třetím vedlejším výšTupěm f, zapojení!”

Jako časový člem T se uvažuje logický obvod se vstupem f , s prvním výstupem, s druhým výstupemjehož časová funkce je taková, že pri vzniku signálu na vstupu t vzniká na prvním výstupu-^Ú^T >· impulsní signál, a po uplynutí nastaveného časového úseku konečné délky vzniká na druhém výstupu;<_T^_impulsní signál.

Jako součtový člen D se uvažuje logický obvod s několika rovnocennými vstupy__^d_x ^d_,^d_A ^d_a s výstupem_-^D_>_, s funkcí logického součtu, popřípadě s funkcí logického součtu s omezením časového trvání signálu na výstupu-^ D .

Jako paměťový obvod P se uvažuje logický obvod s paměťovou funkcí, například klopný obvod, dvojková· paměť a podobně, se záznamovým vstupem___>^g_, s mazacím vstupem _a s výstupem^Pj?^. Časové trvání logického signálu na výstupu_<P__-^2. tohoto paměťového obvodu P vymezuje začátek signálu na záznamovém vstupu___i^g__i_a začátek signálu na mazacím vstu?^u __2_ · . · , ,

Jako kombinační obvod K se uvažuje logický obvod s jedním vstupem ^xk_, s druným vstupem __k__a s výstupenK^KJ^, s funkcí logického součinu, vztaženo na tyto vstupy.

Jako hradlo H se uvažuje logický obvod se vstupem h ,s řídicím vstupem s výstupemH^Hkde signál na žídicím vstupu otevírá průchod hradla pro signál ze vstupu h na výstup<H >. Jedná se například o logický obvod s funkcí logického součinu, vztaženo na vstup h a na řídicí vstup _ě*=_ · ·>

Jako součtový obvod S^, Sg ,S^ se uvažuje logický obvod s jedním vstupem ^s^ , ''Sg, ¹3-, s druhým vstupem ²s_lt ²Sg , ²s^ a s výstupem>> > -<C Sg s funkcí

Iogick3ňo součtu, vztaženo ňa”Teňto jěďěň vstup a na těňTo“3řuhý^-vš^:Eup7~

Funkce zapojení logické sítě podle obr.l je taková, že ve výchozím postavení je časový člen T nevybuzen, paměťový člen P je vymazán, a hradlo H je uzavřeno. Na výstupu zapojení signál uvolněn není.

V čase očekávaného uvolnění signálu ze soustavy signálů na vstupech_^d ,_²d. ,_^d ,_^d_ součtového členu D se přivede signál na vstup t časového členu T , který způsobuje vybuzení impulsního signálu na prvním výstupu>·tohoto časového členu. Tento impulsní signál Přechází na záznamový vstup p paměťového obvodu a způsobuje vybuzení signálu na jeho výstupu^<_P_!521«Takto vzniklý signál přechází jednak na jeden vstup __k_kombinačního obvodu K, jednak na řídicí vstup 'hradla H .Otevřením hradla H působením signálu na jeho řídicím vstupu _5^-__je uvolněn průchod signálů ze vstupů__^d_x ²d_,_2d_,_^d_souotového členu D přes jeho výstupvstup h hradla H na výstup tohoto hradla H a na výstup X zapojení.

První vstupní signál ze soustavy signálů na těchto vstupech součtového členu D přechází na výstup -< H 7>-hardla H a na výstup zapojení, a zároveň na mazací vstup__²g_pamětového obvodu P . Vymazáním tohoto paměťového obvodu se zároveň uzavírá průchod hradla H ,

Jestliže během zmíněného časového úseku signál na výstupj^Hj^L hradla uvolněn není, například proto, ře na žádný vstup součtového členu D signál nepřišel, zůstane pamětový obvod P ve vybuzeném stavu a hradlo H otevřeno po dobu tohoto časového úseku. Na konci tohoto časového úseku přechází impulsní signál z druhého výstypuZ/T /” časového členu T na druhý vstup k kombinačního obvodu K , na jehož výstupu^-_Kl>; vzniká časově shodný, impulsní signál, způsobující vybuzení součtového členu D a náhradní uvolnění signálu na výstupu X zapojení spojené s vymazáním paměťového obvodu P . ' '

Náhradnímu uvolnění signálu na výstupu X zapojení předchází těšně náhradní vybuzení o o o o“ přídavných součtových obvodů __1_,__2_,__3 ,_4_ . Tak například první součtový obvod může být vybuzen jednak signálem na jednom vstupu ¹s₁ tohoto obvodu, spojeným s výstupěm“některého čidla -v soustavě automatického měření, anebo signálem.'z výstupu_^_K_?^kombinačního obvodu K při vynuzení signálu na jeho výstupu^ K_>- .V posledním případě se tedy jedná o účelnou regeneraci a pojištění signálů na vstupech ^s^ , ^Sg ,^Sj součtových obvodů 3^. , _^2 ,_^3

V zájmu prodloužení časového trvání signál“uvolňěňěho“ňa výstup X zapojení“jě výstup

O v *“ _v

H~>-hradla H spojen s mazacím vstupen__g_ paměťového obvodu P s výhodou přes opoždovací obvod se spožděním začátku signálu, například přes RC člen,

Zapojení logické sítě k uvolňování signálů podle vynálezu se uplatňuje ve specielních případech uvolňování prvního vstupního signálu ze soustavy vstupních signálů v časovém úseku očekávaného uvolnění tam, kde náhradní signál na konci tohoto časového úseku může odvrátit úplné selhání konečného automatu z hlediska potřeb řízeného objektu.

Zvůíštní případ uplatnění přichází v úvahu při automatickém měření například délky , pomocí soustavy čidel, spojených se vstupy přídavných součtových obvodů.

Claims (2)

Předmět vynálezu

1. Zapojení logické sítě k uvolňování signálů složené z časového členu, ze součtového členu, z paměťového obvodu, z kombinačního obvodu a z hradla, vyznačené tím, že první výstup

Ί ¹ X ^v (-<^XT » časového členu ( T ) je spojen se záznamovým vstupem ( p ) paměťového obvodu ( P ) , výstup (<L F *>·) tohoto paměťového obvodu je spojen s jedním vstupem ( ^Lk ₂) kombinačního obvodu ( K ) a s řídicím vstupem (c^í) hradla ( H ), druhý výstup (Á T*^ ) časového členu ( T ) je spojen s druhým vstupem ( k ) kombinačního obvodu ( K ) , výstup (D >) součtového členu ( D ) je spojen se vstupem ( h ) hradla ( H ) , výstup (-< H 7*) tohoto hradla je spojen s mazacím vstupem ( p ) paměťového obvodu ( P ) as výstupem ( X ) zapojení, přičemž výstup (-< K kombinačního obvodu ( K ) je spojen s dalším vstupem ( ) součtového členu ( D) .

2. Zapojení podle bodu 1, vyznačené tím, že výstup (^K>) kombinačního obvodu ( K ) je dále spojen se vstupy ( s^ , Sg , s^ ) součtových obvodů ( , Sg, S^, j ..θ jichž výstupy (-< S₁>, -<S£> ,·< S^7>) jsou spojeny s vedlejšími výstupy ·( , Tg , ^3 zapojení.