CS218993B1

CS218993B1 - Connections for signal passage indication

Info

Publication number: CS218993B1
Application number: CS150481A
Authority: CS
Inventors: Karel Bocek; Stanislav Feber; Ervin Tomanek
Original assignee: Karel Bocek; Stanislav Feber; Ervin Tomanek
Priority date: 1981-03-03
Filing date: 1981-03-03
Publication date: 1983-02-25

Abstract

Vynález se týká problematiky kontroly časových relací signálů, přecházejících logickými! obvody jednoúčelových řídicích automatů. .Podstata vynálezu spočívá ve spojení obvodů do logické sítě, která kontroluje, zda žádaný signál přišel v časovém intervalu oĎekávaného příchodu, příp. indikuje poruchový stav. Jedná se o spojení časového obvodu, kombinačního obvodu, paměťového obvodu, hraidlá, popř. předřadného časového členu. Zapojení podle vynálezu se uplatňuje při konstrukci řídicích automatů z důvodů zvý šených nároků na spolehlivost a dodržení časových relací působení signálů.The invention relates to the problem of controlling the time relations of signals passing through the logic circuits of single-purpose control automata. The essence of the invention lies in connecting the circuits into a logical network that checks whether the desired signal has arrived within the time interval of the expected arrival, or indicates a fault condition. This involves connecting a time circuit, a combination circuit, a memory circuit, a gate, or a pre-time element. The connection according to the invention is used in the construction of control automata due to increased demands on reliability and compliance with the time relations of the action of signals.

Description

Vynález se týká zapojení pro indikaci průchodu signálu a řeší kontrolu časových relací působení signálů v soustavách auto^ matického řízení.The invention relates to a circuit for indicating the passage of a signal and solves the control of the time sessions of the action of the signals in automatic control systems.

V soustavách, jednoúčelového automatického řízení s pevnými spoji, zejména v asynchronních automatech, se řeší časové trvání signálů časovými obvody, s případnou kombinací s paměťovými obvody. Nevýhodou je nestabilní časové působení, které při překr-Očení mezních podmínek vede k chybám toku signálů a poruchám v soustavě řízení.In systems, dedicated automatic control with fixed links, especially in asynchronous automata, the time duration of the signals is solved by time circuits, possibly in combination with memory circuits. The disadvantage is the unstable time action which, when exceeding the limit conditions, leads to signal flow errors and faults in the control system.

Tyto nevýhody odstraňuje zapojení pro indikaci průchodu signálů, jehož podstata spočívá v tomi, že první svorka je spojena jednak se¹ vstupem časového obvodu a· jednak s prvním vstupem kombinačního obvodu, druhá svorka je spojena s druhým vstupem kombinačního obvodu, jehož výstup je spojen, se záznamovým vstupem paměťového obvodu, výstup tohoto paměťového' obvodu je spojein s řídicím vstupem hradla, vstup tohoto hradla je spojen s výstupem časového obvodu, výstup tohoto hradla je spojen -s výstupem zapojení.These disadvantages are eliminated circuit for indication of the passage of signals which comprises Tomi said first terminal is connected both to ^one input of a time circuit and · secondly to a first input combination circuit, the other terminal is connected to the second input of the combination circuit whose output is connected, with the memory input of the memory circuit, the output of the memory circuit is coupled to the gate control input, the input of the gate is coupled to the output of the time circuit, the output of this gate is coupled to the wiring output.

Se vstupem časového obvodu je první svorka spojena přes předřadný časový člen tak, že tato první svorka je- spojena se vstupem tohoto předřadného časového členu, výstup předřadného časového členu je spojen se -vstupem časového obvodu, přičemž první vstup kombinačního obvodu je spojem s výstupem tohoto předřadného časového členu.The first terminal is coupled to the input of the timing circuit so that the first terminal is connected to the input of the serial timing element, the output of the serial timing element is connected to the input of the timing circuit, the first input of the combining circuit is connected to series time element.

První svorka je spojena s mazacím vstupem' paměťového obvodu.The first terminal is coupled to the memory input 'erase input'.

Předností zapojení pro indikaci průchodu signálů podle vynálezu je kontrola časových relací signálů spojená s indikací chybového stavu, dosahovaná porovnáním příchodu signálu na druhou svorku vzhledem du tohoto signálu realizovaném, signálem na první svorce, popř. výstupu předřadného časového členu. Výsledkem je zvýšení spolehlivosti a indikace chybového stavu, která může být spojená se samokcrekcí řídicího’ automat u.The advantage of the signal transmission circuit according to the invention is the control of the signal time relations associated with the error state indication, achieved by comparing the arrival of the signal at the second terminal with respect to the signal realized by the signal at the first terminal, respectively. output of a series timeline. The result is increased reliability and an indication of the error state that may be associated with the self-injection of the controller.

(Zapojení pra Indikaci průchodu signálů podle vynálezu je v příkladném provedení znázorněno na výkresu, kde obr. 1 znázorňuje základní zapojení, a obr. 2 znázorňuje zapojení s předřadným časovým členem.(Circuit diagram) In the exemplary embodiment, an indication of signal passage according to the invention is shown in the drawing, wherein Fig. 1 shows the basic circuit, and Fig. 2 shows the circuit with a series timing element.

Na¹ obr. 1 je první svorka Si spojena jednak se vstupem ti časového obvodu Ti a jednak s prvními vstupem ki kombinačního obvodu K. Druhá svorka S2 Je spojena s druhým vstupem k2 kombinačního obvodu K, jehož výstup je spojen se záznamovými vstupem pi paměťového obvodu P, výstup tohoto paměťového obvodu je spojen s řídicím¹ vstupem κ hradla H. Vstup h hradla H je spojen s výstupem časového obvodu Ti a výstup tohoto hradla H je spojen s výstupem X zapojení. ¹ to FIG. 1, one terminal Si is connected to the input, first, the timing circuit Ti and with the first input Ki combinational circuit K. The second terminal S2 is connected to second input K2 K combination circuit whose output is connected to the write input of memory circuit when P, the output of this memory circuit is connected to the control input ^{1 of} gate H. The input h of gate H is connected to the output of the time circuit Ti and the output of this gate H is connected to the output X of the circuit.

Na¹ obr. 2 je se vstupem ti časového obvodu Ti první svorka Si spojena přes předradřadný časový člen To tak, že tato první svoírka Si je spojena se vstupem to předřadnéhiů časového členu To, výstup předřadného časového členu To je spojen se vstupem ti časového obvodu Ti, přičemž první vstup ki kombinačního obvodu K je spojen s výstupem tohoto předřadného členu To. ¹ FIG. 2 is input the timing circuit those first terminal connections through předradřadný timer so that this first svoírka Si is connected to the input of the předřadnéhiů timer This output ballast timer It is connected to the input of the timing circuit T 1, wherein the first input k1 of the combination circuit K is connected to the output of this ballast member T0.

První svůrka Si je spojena s mazacím’ vstupem P2 paměťového obvodu P.The first terminal S1 is connected to the erase input P2 of the memory circuit P.

Jako časový obvod Ti se rozumí takový ldgícký obvod, kde týlová hrana signálu zvolené logické úrovně přivedeného na vstup ti způsobuje vybuzení signálu zvolené logické úrovně na výstupu tohoto obvo^ du Ti, trvajícího po dobu časového úseku konečné konstantní délky.A timing circuit T 1 is understood to be a Hindi circuit in which the rear edge of a selected logic level signal applied to the input ti causes the selected logic level signal to be excited at the output of that period T1 for a period of finite constant length.

Hradlem H se rozumí takový logický obvod, kde signál zvolené logické úrdvně přivedený na řídicí vstup κ tohoto hradla uzavírá průchod signálu ze vstupu h na výstup tohoto hradla· H.A gate H is a logic circuit where the signal of the selected logic in the control input κ of that gate closes the passage of the signal from the input h to the gate output · H.

jako kombinační obvod K se rozumí obvod s funkoí logického součinu.as combinational circuit K is understood to be a circuit with the function of the logic product.

Jako paměťový obvod P se rozumí paměťový prvek, na^lpř. RS paměť.As a memory circuit P means a memory element, for instance ^l. RS memory.

Předřadný časový člen To je obdobný časovémtu obvodu Ti s tím, že časový úsek, «trvání signálu na výstupu tohoto časového členu To je řádově delší oproti časovému obvodu Ti.This is similar to the timing circuit Ti, except that the signal duration at the output of this timing element T is of an order of magnitude longer than the timing circuit Ti.

Funkce zapojení k indikaci průchodu signálu podle vynálezu v příkladném provedení podle obr. 1 je taková, že ve výchozími stavu jsou na svorkách Si, S2 signály nulové logické úrovně.The function of the wiring to indicate the passage of a signal according to the invention in the exemplary embodiment according to FIG. 1 is such that, in the initial state, zero logic level signals are present at the terminals S1, S2.

Přivedením signálu jedničkové logické úrovně na první svorku Si, trvajícího- po dobu předem stanoveného časového intervalu Δ T, se určuje doba očekávaného příchodu signálu na druhou svorku S2. Týlová hranai tohoto signálu na konci časového intervalu ΔΤ způsobuje vybuzení časového obvodu Ti, na výstupu tohoto časového obvodu Ti vzniká signál, trvající po dobu časového úseku At konečné délky. Tento signál přechází na vstup h hradla H.By applying a one-level logic signal to the first terminal S1, lasting for a predetermined time interval Δ T, the expected arrival time of the signal to the second terminal S2 is determined. The tactile edge of this signal at the end of the time interval ΔΤ causes an excitation of the time circuit Ti, at the output of this time circuit Ti a signal lasting for a period of time At t of the finite length arises. This signal passes to the input h of gate H.

Pokud přišel signál na druhou svorku S2 během časového intervalu ΔΤ, vyhodnocuje kombinační obvod K logický součin signálů na vstupech ki, kž. Vzniklý signál přechází z výstupu kombinačního obvodu K na záznamový vstup pi paměťového obvodu P a způsobuje vybuzení signálu na jeho výstupu. Vzniklý signál přechází z výstupu paměťového obvodu P na řídicí vstup κ hradla a, uzavírá průchod signálu ze vstupu h nai výstup X zapojení.If the signal arrives at the second terminal S2 during the time interval ΔΤ, the combination circuit K evaluates the logical product of the signals at the inputs ki, k k. The resulting signal passes from the output of the combination circuit K to the recording input pi of the memory circuit P causing the signal to be excited at its output. The resulting signal passes from the output of the memory circuit P to the gate control input κ, and closes the signal passage from the input h to the output X of the wiring.

V opačném případě, tj. když signál na druhou svdrkiu S2 v časovém intervalu Δ T očekávaného příchodu nepřijde, hradlo H zůstává v otevřeném stavu a signál z výstupu časového obvodu Ti projde na výstup X zapojení a indikuje poruchový stav.Otherwise, ie, when the signal to the second receiver S2 does not arrive in the expected arrival time interval Δ T, the gate H remains open and the signal from the output of the timing circuit Ti passes to the output X of the wiring and indicates a fault condition.

Je zřejmé, že působení signálu na záznamovém! vstupu pi paměťového obvodu P končí v časovém okamžiku konce časové218 ho intervalu Δ T, signál z výstupu časového obvodu Ti buď projde a trvá po dobu Δ t, anebo neprojde. Doba trvání prošlého signálu na výstup X zapojení je přesně Δ t, a není ochuzena' případnou kolizí signálů na svorkách Si, S2 v časovém okolí týlové hrany signálu na první svorce Si.Obviously, the effect of the signal on the recording! input at the memory circuit P ends at the time of the end of the time interval 2 T, the signal from the output of the time circuit Ti either passes and lasts for Δ t, or it does not pass. The duration of the signal passed to the output X of the wiring is exactly Δt, and is not depleted by a possible signal collision at terminals S1, S2 in the temporal neighborhood of the rear edge of the signal at the first terminal S1.

Vliv předřadného' časového členu To podle obr. 2 na shora uvedenou funkci zapojení podle obr. 1 je takový, že tento časový předřadný člen To přímo určuje časový interval Δ T, tak, že signál přivedený n-a¹ první svorku Si vybudí na výstupu tohoto časového* členu signálu, trvající po dobu časového intervalu Δ T.The effect of the timing element T0 of FIG. 2 on the above wiring function of FIG. 1 is such that this timing element T0 directly determines the time interval Δ T, such that the signal applied to ^{1 the} first terminal Si excites at the output of this timing element. * a signal term lasting for a period of time Δ T.

Pokud je buzení předřadného časovéhoIf the excitation is a ballast time

Claims

PftEDMĚT

1. A wiring for indicating the passage of signals, characterized in that the first terminal (Si) is connected to both the input (t1 of the time circuit (Ti) and the first input (ki) of the combination circuit (K), the second terminal (S2) is connected to the second input (KZ) of the combination circuit (K) whose output is connected to a recording input (PI) of the memory circuit (P), the output of this memory circuit is connected to the control input (^) gate _s (H), the input (H) of the gate ( HJ is connected to the output of the time circuit (Ti),

From the rear edge of the signal at the first terminal S1, this signal causes the previous state of the memory circuit P to be erased during the time it is applied, and the rear edge of the signal T to be excited. The advantage is that the time interval Δ T of the expected signal arrival to the second terminal S2 is set directly by the time interval Δ T, directly on this time element.

The circuitry for indicating the passage of signals according to the invention is used in the construction of control autctoats in production lines where, due to increased reliability requirements, it is necessary to control the time relation of the effects of the signals.

OF THE INVENTION the output of this gate (H) is connected to the output (X) of the wiring.

.2. The circuit according to claim 1, characterized in that the first terminal (Si) is coupled to the input (t0) of the ballast time element (To), the output of the ballast time-element (To) is coupled to the input (ti) of the time circuit (Ti). the input (ki) of the combination circuit (K) is coupled to the output of the series timing element (To).

Connection according to Claim 1, characterized in that the first terminal (S1) is connected to a memory input (p2) of the memory circuit (P).

2 Drawing guides