CS210794B1

CS210794B1 - Connection to time signal stabilization

Info

Publication number: CS210794B1
Application number: CS669578A
Authority: CS
Inventors: Karel Bocek; Stanislav Feber; Ervin Tomanek
Original assignee: Karel Bocek; Stanislav Feber; Ervin Tomanek
Priority date: 1978-10-14
Filing date: 1978-10-14
Publication date: 1982-01-29

Abstract

Vynález spadá do oboru logických systémů, a je určen k časové stabilizaci signálů, zejména vstupních signálů do logické soustavy přicházejících od snímačů, tlačítek apod. Účelem vynálezu je filtrace poruchových signálů a sjednocení časového trvání pracovních signálů podléhajících logickému zpracování v soustavě. Podstata vynálezu spočívá v novém spojení dvou časových obvodů a dvou hradel tak, že vstup zapojeni je spojen se vstupem prvního hradla, jehož výstup je spojen se vstupem prvního časového obvodu, a výstup tohoto časového obvodu je spojen s výstupem zapojení, přičemž vstup zapojení je dále spojen se vstupem druhého časového obvodu, jehož výstup je spojen s řídicím vstupem prvního hradla a s řídicím vstupem druhého hradla, jehož vstup je spojen s výstupem prvního časového obvodu, a výstup tohoto druhého hradla je spojen s vedlejším vstupem tohoto prvního časového obvody. Zapojení se uplatňuje při vytváření řídicích automatů.The invention falls within the field of logic systems, and is intended for the time stabilization of signals, in particular input signals to the logic system coming from sensors, buttons, etc. The purpose of the invention is to filter out fault signals and unify the time duration of working signals subject to logical processing in the system. The essence of the invention lies in a new connection of two timing circuits and two gates so that the input of the circuit is connected to the input of the first gate, the output of which is connected to the input of the first timing circuit, and the output of this timing circuit is connected to the output of the circuit, while the input of the circuit is further connected to the input of the second timing circuit, the output of which is connected to the control input of the first gate and to the control input of the second gate, the input of which is connected to the output of the first timing circuit, and the output of this second gate is connected to the secondary input of this first timing circuit. The connection is used in the creation of control automata.

Description

Vynález se týká zapojení k časové stabilizaci signálů v soustavách elektronických, proudových a jiných logických systémů.The invention relates to a circuit for stabilizing signals in electronic, current and other logic systems.

Jsou známa zapojení k prodloužení časového trvání logického signálu, označované jako časová pamět, kde impuls přivedený na vstup této časové paměti způsobuje vybuzení na výstupu signálu působícího po dobu předem stanoveného časového úseku. Vstup uvedené časové paměti je zpravidla vícenásobný a skládá se z několika elementárních vstupů s funkcí logického součtu, přičemž zmíněné pamětové’ funkce se dosahuje spojením výstupu s jedním elementárním vstupem.Connections are known to extend the duration of a logic signal, referred to as a time memory, where the pulse applied to the input of this time memory causes an excitation at the output of the signal acting for a predetermined period of time. The input of said time memory is typically multiple and consists of several elementary inputs with a logical sum function, said memory 'function being achieved by combining the output with one elementary input.

Další zapojení odvozená připojením přídavných logických obvodů umožňují realizovat zpoždění začátku časového trvání signálu, zpoždění konce časového signálu a podobně.Other connections derived from the addition of additional logic circuits allow realization of the start time delay of the signal, the end delay time of the signal, and the like.

Nevýhodou těchto zapojení je skutečnost, že časové trvání vybuzeného signálu již nelze zrušit po dobu celého předem stanoveného časového úseku, a zapojení lze znovu vybudit až po tomto časovém úseku. _< *The disadvantage of these connections is that the duration of the energized signal can no longer be canceled for a predetermined period of time, and the connection can only be re-established after this period of time. _< *

Tak například při logickém zpracování signálů čidel, tlačítek a podobně, jejichž časový průběh je v reálných provozních podmínkách zatížen poruchami, vzniká zkreslení časového trvání odvozených signálů vzniklých časovým posunutím, zejména při zpoždění konce časového trvání těchto signálů.Thus, for example, in the logic processing of sensor signals, buttons, and the like, whose timing is subject to disturbances in real operating conditions, a distortion in the time duration of the derived time shift signals occurs, especially at the end of the time duration of these signals.

Tyto nevýhody odstraňuje zapojení k časové stabilizaci signálů, jehož podstata spočívá v tom, že vstup zapojení je spojen se vstupem prvního hradla, jehož výstup je spojen se vstupem prvního časového obvodu, a výstup tohoto časového obvodu je spojen s výstupem zapojení, přičemž vstup zapojení je dále spojen se vstupem druhého časového obvodu, jehož výstup je spojen s řídicím vstupem prvního hradla a s řídicím vstupem druhého hradla, jehož vstup je spojen s výstupem prvního časového obvodu, a výstup tohoto druhého hradla je spojen s vedlejším vstupem tohoto prvního časového obvodu.These disadvantages are eliminated by the wiring for time stabilization of signals, which is based on the fact that the wiring input is connected to the input of the first gate whose output is connected to the input of the first time circuit and the output of this time circuit is connected to the wiring output. further connected to an input of a second time circuit whose output is coupled to a control input of the first gate and a control input of a second gate whose input is coupled to an output of the first time circuit, and the output of the second gate is coupled to a secondary input of the first time circuit.

Výstup druhého časového obvodu je spojen s vedlejším vstupem tohoto druhého časového obvodu.The output of the second time circuit is connected to the secondary input of the second time circuit.

Předností zapojení podle vynálezu je skutečnost, že umožňuje přesné časové trvání logických signálů, odvozených od výstupních signálů poruchových zdrojů těchto signálů, například tlačítek, snímačů polohy a podobně, a ve zvláštních případech zpracování posloupnosti vstupních signálů předem omezeného časového trvání umožňuje prodloužit časové trvání posledního signálu z této posloupnosti.The advantage of the circuitry according to the invention is that it allows the exact duration of the logic signals derived from the output signals of the fault sources of these signals, such as buttons, position sensors and the like, and in particular cases processing the input signal sequence from this sequence.

Zapojení podle vynálezu je v příkladném provedení znázorněno na přiloženém výkrese.The circuit according to the invention is shown in the accompanying drawing in an exemplary embodiment.

Na obrázku je znázorněn vstup zapojení S spojený se vstupem prvního hradla Η,, jehož výstup je spojen se vstupem prvního časového obvodu T,, a výstup tohoto časového obvodu je spojen s výstupem zapojení X, přičemž vstup zapojení S je dále spojen se vstupem druhého časového obvodu Tg, výstup tohoto časového obvodu je spojen, s řídicím vstupem Jé, prvního hradla H, a s řídicím vstupem aíg druhého hradla Hg, jehož vstup je spojen s výstupem prvního časového obvodu T, a výstup tohoto druhého hradla Hg je spojen s vedlejším vstupem T, tohoto prvního časového obvodu T,. Výstup druhého časového obvodu Tg je spojen s vedlejším vstupem Tg tohoto druhého časového obvodu Tg.The figure shows the wiring input S connected to the input of the first gate jehož, whose output is connected to the input of the first time circuit T ,, and the output of this time circuit is connected to the output of the wiring X, circuit Tg, the output of this time circuit is connected to the control input J6 of the first gate H, and to the control input ag of the second gate Hg, the input of which is connected to the output of the first time circuit Tg, of this first time circuit T1. The output of the second time circuit Tg is coupled to the secondary input Tg of this second time circuit Tg.

Jako časový člen se uvažuje takový logický obvod, který při působení signálu na vstupu způsobuje vybuzení signálu na výstupu zpravidla přesně stanoveného časového trvání.A timing circuit is considered to be a logic circuit which, upon application of a signal at the input, causes an excitation of the signal at the output, as a rule, of a precisely determined duration.

V nejjednodušším případě při vzniku signálu na vstupu je vybuzen signál na výstupu,· jehož'začátek je shodný se začátkem tohoto signálu na vstupu, a jehož časové trvání je pevné, již nezávislé na časovém trvání signálu na vstupu.In the simplest case, when an input signal is produced, the output signal is excited, the beginning of which is identical to the beginning of the input signal, and whose duration is fixed, no longer independent of the input signal.

Vznik signálu ne výstupu je odezvou na vznik signálu na vstupu, popřípadě je odezvou na zánik signálu na vstupu»Generation of a signal at the output is a response to the occurrence of a signal at the input, or is a response to the disappearance of a signal at the input »

Jako hradlo se uvažuje takový logický obvod se vstupem, s řídicím vstupem, s výstupem, kde pi-ůchod signálu přes hradlo ze vstupu na výstup uvolňuje a uzavírá signál na řídicím vstupu.As a gate is considered such a logic circuit with an input, a control input, an output, where the passage of the signal through the gate from the input to the output releases and closes the signal at the control input.

V příkladném provedení má časový obvod vstup a vedlejší vstup s funkcí logického součtu. Je tedy časový obvod buzen jednak signálem na vstupu, jednak signálem vybuzeném na výstupu a přivedeném na vedlejší vstup pomocí zpětné vazby spojující tento výstup s vedlejším vstupem.In an exemplary embodiment, the timing circuit has an input and a secondary input with a logical sum function. Thus, the timing circuit is excited by a signal at the input and a signal excited at the output and applied to the secondary input by means of a feedback link connecting this output to the secondary input.

Funkce zapojeni v příkladném provedení podle obrázku je taková, že signál, který přišel na vstup zapojení S přechází pak na vstup prvního hradla H₁, a zároveň na vstup druhého časového Členu Tg ® způsobuje vybuzení signálu na jeho výstupu. Tento signál přechází na řídicí vstup 2ř, prvního hradla H, a uzavírá jeho průchod po dobu svého působení. Zároveň tento signál přechází na řídicí vstup #₂ druhého hradla Hg a uzavírá jeho průchod po dobu svého působení, tj. uzavírá průchod tohoto hradla pro signál ve spčtné vazbě z výstupu prvního časového obvodu T, na vedlejší vstup X, tohoto časového obvodu, čímž bylo dosaženo zrušení eventuálního dřívějšího působení signálu na výstupu tohoto časového obvodu a zároveň na výstupu zapojení X.The wiring function in the exemplary embodiment of the figure is such that the signal that arrives at the wiring input S passes to the input of the first gate H ₁ and at the same time to the input of the second time member Tg ® causes the signal to excite at its output. This signal passes to control input 21, the first gate 11, and closes its passage during its operation. At the same time, this signal passes to control input # _{2 of the} second gate Hg and closes its passage for the duration of its operation, i.e. closes the passage of this gate for the feedback signal from the output of the first time circuit T to the secondary input X of this time circuit. canceled the eventual earlier effect of the signal at the output of this time circuit and at the output of wiring X.

Při časovém trvání signálu na vstupu zapojení S kratším než je časové trvání signálu na výstupu druhého časového členu Tg, signál na výstup zapojení X neprojde.If the signal time at the input of wiring S is shorter than the signal time at the output of the second timing element Tg, the signal at the output of wiring X does not pass.

Při časovém trvání signálu na vstupu zapojení S delším než je časové trvání signálu na výstupu druhého časového členu Tg signál na výstup zapojení X projde v okamžiku zániku signálu na tomto výstupu a trvá po dobu předem stanoveného časového úseku určeného vlastnostmi prvního časového obvodu T^.When the signal at the input of wiring S is longer than the signal at the output of the second timing element Tg, the signal at the output of wiring X passes at the moment of signal loss at this output and lasts for a predetermined period of time.

Při příchodu dalšího signálu na vstup zapojení S se eventuální trvání signálu na výstupu prvního časového členu T, a tedy na výstupu zapojení X přerušuje^ a sled toku signálů se opakuje uvedeno vpředu.Upon arrival of the next signal at the input of the wiring S, the eventual signal duration at the output of the first timing element T, and therefore at the output of the wiring X, is interrupted and the sequence of the signal flow is repeated in the front.

Je zřejmé, še volbou prvního časového obvodu a druhého časového obvodu, vhodných vlastností zejména buzení náběžnou popřípadě týlovou hranou vstupního signálu, dále volbou časových úseků trvání signálů na výstupech se dosahuje požadovaných vlastností zapojení jako celku.Obviously, by selecting the first time circuit and the second time circuit, having suitable properties, in particular excitation on the leading or rear edge of the input signal, and by selecting the time periods of the signals at the outputs, the desired wiring characteristics as a whole are achieved.

Tak například při volbě časových obvodů T₁, Tg buzených týlohou hranou vstupního signálu, dále volbě druhého časového obvodu Tg s časovým trváním signálu na jeho výstupu delším než je eventuální poruchové přerušení signálu na vstupu zapojení S se toto přerušení na výstup zapojení X nepřenese. Naproti tomu při pravidelném zániku signálu na vstupu zapojení S vzniká na výstupu zapojení X signál se zpožděním konce.For example, when choosing the time circuits _T1, Tg excited týlohou edge of the input signal, then selecting the second timing circuit with a time duration Tg subsequent output signal is longer than any fault interrupt signal input connections S to interrupt the output connections X does not migrate. On the other hand, if the signal at the input of wiring S is terminated on a regular basis, the wiring delay output X is output.

Při příchodu posloupnosti signálů na vstup zapojení S kratším než je úsek časového trvání signálu na výstupu druhého časového obvodu Tg způsobuje zapojení podle vynálezu přesné prodloužení časového trvání posledního signálu z této posloupnosti signálů na vstupu zapojení S.Upon arrival of the signal sequence at the wiring input S shorter than the signal duration period at the output of the second time circuit Tg, the wiring according to the invention causes an accurate extension of the duration of the last signal from this signal sequence at the wiring input S.

Ye zvláštních případech modifikace logických signálů, kde nelze připustit blokování signálu na vstupu zapojení S po dobu časového trváni signálu na výstupu druhého časového obvodu Tg, se použije přídavného obvodu logického součtu, jehož vstupy se spojuji se vstupem zapojení Sas výstupem zapojení X.In special cases of modification of logic signals, where blocking of the signal at the wiring input S cannot be admitted for the duration of the signal at the output of the second time circuit Tg, an additional logic sum circuit is used.

Zapojení podle vynálezu se uplatňuje zejména při vytváření jednoúčelových řídicích automatů, určených zejména pro těžké pracovní podmínky.The circuitry according to the invention is used in particular in the production of single-purpose controllers intended especially for difficult working conditions.

Claims

SUBJECT OF THE INVENTION

1. Connection to the Saxon signal stabilization characterized in that the input of the circuit (S) is connected to the input of the first gate (H), the output of which is connected to the input of the first time circuit (Tj), and the output of this time circuit (Tj) output connections (X), wherein the input circuit (s) is further connected to the input of the second timing circuit (T ₂₎ whose output is connected with the control input (X) of the first gate (H) and the control input (R ₂₎ of the second the gate (H ₂ ), the input of which is connected to the output of the first time circuit (Tj), and the output of the second gate (Hj) is connected to the secondary input (Τ ',) of the first time circuit (Tj).

Wiring according to claim 1, characterized in that the output of the second time circuit (Tj) is connected to the secondary input (T ₂ ) of the second time circuit (T ₂ ).

1 sheet of drawings