SU1714630A1 - Test pulse generator - Google Patents
Test pulse generator Download PDFInfo
- Publication number
- SU1714630A1 SU1714630A1 SU894692000A SU4692000A SU1714630A1 SU 1714630 A1 SU1714630 A1 SU 1714630A1 SU 894692000 A SU894692000 A SU 894692000A SU 4692000 A SU4692000 A SU 4692000A SU 1714630 A1 SU1714630 A1 SU 1714630A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- test
- inputs
- input
- output
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к ав;томатике и вычислительной технике и может быть использовано в системах тестового диагностировани или в устройствах встроенного самотестировани в качестве программируемого формировател тестовых воздействий канальной электроники. Цель изобретени состоит в повышении скорости формировани импульсных тестовых воздействий. Указанна цель достигаетс тем. что в устройство, содержащее 1К-триггер. введены элементы ИЛИ-НЕ и сумматор по модулю два, что обеспечивает в два *{эаза более высокое быстродействие формировани импульсных тестовых сигналов. 1 ил.. 1 табл.^Изобретение относитс к автоматике и вычислительной технике и может быть использовано в системах тестового диагностировани в качестве программируемого формировател тестовых воздействий.Цель изобретени - повышение скорости формировани импульсных тестовых воздействий.На чертеже изображена схема предлагаемого устройства.Устройство содержит триггер 1. информационные входы 2 и 3 триггера 1. синхров- ход 4 триггера 1, элемент ИЛИ-НЕ 6. элемент И 6. сумматор 7 по модуле два и выход 8 устройства.Устройство работает следующим образом.На информационные входы 2 и 3 устройства поступает кодова комбинаци (команда), определ юща режим работыустройства в очередном такте. При поступ- ' лении синхросигнала на синхровход 4 устройства на его выходе 8 осуществл етс формирование очередного тестового воздействи , характер которого определ етс текущим состо нием на входах 2 и 3'устройства и текущим состо нием триггера 1 в соответствии с приведенной таблицей,Из анализа таблицы видно, что при поступлении команды "10" на входы 2 и 3 уст- -ройства с приходом синхросигнала на синхровход 4 устройства осуществл етс запись логической единицы в триггер 1 независимо от его текущего состо ни , установившегос в предшествующем такте работы. Наличие логической единицы на любом из входов логического элемента ИЛИ- НЕ 5 обеспечивает нулевое состо ние на его выходе, которое, поступа на второй вход логического элемента И 6. запрещает про-4^ О Сл) ОThe invention relates to computer science and computing, and can be used in test diagnostics systems or in embedded self-test devices as a programmable driver of test effects of channel electronics. The purpose of the invention is to increase the rate of formation of pulsed test effects. This goal is achieved by what's in the device containing the 1K trigger. OR-NOT elements and a modulo-two adder are introduced, which ensures that in two * {EaZa faster response times for the formation of pulsed test signals. 1 or 1 table. 1. The invention relates to automation and computer technology and can be used in test diagnostics systems as a programmable test action generator. The purpose of the invention is to increase the speed of formation of pulse test effects. The drawing shows a diagram of the proposed device. The device contains a trigger 1. informational inputs 2 and 3 of the trigger 1. sync-move 4 of the trigger 1, element OR NOT 6. element AND 6. adder 7 modulo two and output 8 of the device. The device works as follows .On data inputs 2 and 3, the device enters codeword (command) defining the rabotyustroystva mode in the next cycle. When the clock signal arrives at the sync input 4 of the device at its output 8, the next test action is formed, the nature of which is determined by the current state at inputs 2 and 3 of the device and the current state of trigger 1 in accordance with the table below. It can be seen that when the command "10" is received at the inputs 2 and 3 of the device with the arrival of the sync signal on the synchronous input 4 of the device, the logical unit is written to the trigger 1, regardless of its current state, which was set to m tact work. The presence of a logical unit at any of the inputs of the logical element OR — NOT 5 provides a zero state at its output, which, acting on the second input of the logical element AND 6, prohibits the pro-4 ^ O))
Description
хождение синхросигнала на выход устрэйства с его синхровхода.the clock signal to the output device from its sync.
Нулевое состо ние с выхода логического элемента И б поступает на второй вход сумматора 7 по модулю два, обеспечива его работу в режиме повторител логического сигнала, поступающего с выхода триггера 1 через его вход 2 на выход 8 устройства.The zero state from the output of the logic element And b goes to the second input of the adder 7 modulo two, ensuring its operation in the repeater mode of the logical signal coming from the output of the trigger 1 through its input 2 to the output 8 of the device.
При поступлении команды 01 на входы 2 и 3 устройства с приходом синхросигнала на синхровход 4 устройства осуществл етс запись логического нул в триггер 1 независимо от его текущего состо ни . Значение логического нул с выхода триггера поступает на выход устройства через сумматор 7 по модулю два, который и в этом случае работает в режиме повторени выходного сигнала триггера 1.When command 01 is received at the inputs 2 and 3 of the device with the arrival of the sync signal at the sync input 4 of the device, the logical zero is written to the trigger 1, regardless of its current state. The value of the logical zero from the trigger output goes to the output of the device through the adder 7 modulo two, which in this case also works in the mode of repeating the output signal of the trigger 1.
При поступлении команды 11 на входы 2 и 3 устройства с приходом синхросигнала на синхровход 4 устройства осуществл ютс инверси текущего состо ни триггера 1 и передама его на выход 8 устройства. Остальные действи совпадают с описанным дл команд 01 и 10.When a command 11 arrives at the inputs 2 and 3 of the device with the arrival of the sync signal at the sync input 4 of the device, the current state of trigger 1 is inverted and transmitted to the output 8 of the device. The remaining actions are the same as for commands 01 and 10.
При поступлении команды 00 на входы 2 и 3 устройства текущее состо ние триггера 1 не измен етс с приходом синхросигнала на синхровход 4. Нулевое состо ние на обоих входах логического элемента ИЛИ-НЕ 5 формирует единичное состо ние на его выходе, которое, поступа на второй вход логического элемента И б, обеспечивает прохождение синхросигнала с синхровхода 4 через первый вход логического элемента И 6 на его выход. Если при этом текущее состо ние триггера 1 нулевое, то оно, поступа на первый вход сумматора 7 по модулю два, обеспечивает прохождение синхросигнала с выхода логического элемента И 6через второй вход сумматора 7 по модулю два без инверсии и формирование положительного импульса тестового воздействи на входе 8 устройства.When command 00 arrives at the device inputs 2 and 3, the current state of trigger 1 does not change with the arrival of the sync signal at sync input 4. The zero state at both inputs of the OR-NO 5 logic element forms a single state at its output, which the input of the logical element And b, provides the passage of the sync signal from the sync input 4 through the first input of the logical element And 6 to its output. If the current state of the trigger 1 is zero, then it arrives modulo two at the first input of the adder 7, allows the clock signal from the output of the logic element AND 6 to pass through the modulo two of the second input without inversion and produces a positive test pulse at input 8 devices.
В противном случае, когда текущее состо ние триггера 1.- единичное, оно, поступа на первый вход сумматора 7 по модулю два, обеспечивает прохождение синхросигнала с выхода логического элемента .И б через второй вход сумматора 7 по модулю два с инверсией и формирование отрицательного импульса тестового воздействи на выходе 8 устройства.Otherwise, when the current state of the flip-flop 1.- is single, it arrives modulo two at the first input of the adder 7. It provides the passage of a sync signal from the output of the logic element. And b modulo two with the inversion of the second input of the adder 7 and the formation of a negative pulse test effect on the output 8 of the device.
Таким образом, введение логических элементов ИЛИ-НЕ 5, И б, сумматора 7 по модулю два со своими св з ми обеспечивает в два раза более вьюокое быстродействие формировани импульсных сигналов, так как на формирование одного импульсного сигнала необходима одна команда формировани импульсного воздействи , сопровождаема одним синхросигналом, в то врем как в известном устройстве дл этого потребовалась бы последовательность из двух команд и двух синхросигналов.Thus, the introduction of logical elements OR-NOT 5, Ib, adder 7 modulo-two with its own connections provides twice as much speed as the formation of pulse signals, since the formation of a single pulse signal requires one command to form a pulse action, followed by one clock signal, while in a known device a sequence of two commands and two clock signals would be required for this.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894692000A SU1714630A1 (en) | 1989-05-15 | 1989-05-15 | Test pulse generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894692000A SU1714630A1 (en) | 1989-05-15 | 1989-05-15 | Test pulse generator |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1714630A1 true SU1714630A1 (en) | 1992-02-23 |
Family
ID=21447892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894692000A SU1714630A1 (en) | 1989-05-15 | 1989-05-15 | Test pulse generator |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1714630A1 (en) |
-
1989
- 1989-05-15 SU SU894692000A patent/SU1714630A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 752233, кл. G 05 В 23/02.1980.Snook М., НМс В. А new hardware architecture for digital in-circult testing. - International test conference, Cherry-Hill, 1983. p. 64-71. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1714630A1 (en) | Test pulse generator | |
SU744936A1 (en) | Pulse shaper | |
SU497718A1 (en) | Device for generating pseudo-random signals of complex structure | |
SU1491308A1 (en) | Pulsed gate with control signal storage | |
SU1338023A1 (en) | Pulse former | |
SU822339A1 (en) | Pulse duration discriminator | |
SU416843A1 (en) | ||
SU886283A1 (en) | Bipulse-to-binary signal converter | |
SU1091159A1 (en) | Control device | |
SU1334150A1 (en) | Device for checking shift register | |
SU1177816A1 (en) | Device for simulating computer failures | |
SU783956A1 (en) | Pulse train producing device | |
SU437203A1 (en) | Pulse shaper | |
SU961126A1 (en) | Apparatus for selecting a single pulse | |
SU486462A1 (en) | Pulse trainer | |
SU1091162A2 (en) | Priority block | |
SU1175030A1 (en) | Device for checking pulse sequence | |
SU1265971A1 (en) | Device for generating pulse bursts | |
SU1354191A1 (en) | Microprogram control device | |
SU1367149A1 (en) | Pulsed gate with control signal storage | |
SU444314A1 (en) | Multipoint pulse frequency comparator | |
SU884094A1 (en) | Pulse train generator | |
RU1809535C (en) | Discrete information/code converter | |
SU1312743A1 (en) | Device for decoding miller code | |
SU1624678A1 (en) | Rectangular pulse sequence generator |