CS221475B1 - Involvement to release signal passages - Google Patents
Involvement to release signal passages Download PDFInfo
- Publication number
- CS221475B1 CS221475B1 CS67082A CS67082A CS221475B1 CS 221475 B1 CS221475 B1 CS 221475B1 CS 67082 A CS67082 A CS 67082A CS 67082 A CS67082 A CS 67082A CS 221475 B1 CS221475 B1 CS 221475B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- gate
- output
- signal
- control input
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Abstract
Zapojení k uvolňování průchodu signálů složené ze dvou hradel spojených v kaskádě za sebou, přičemž signální vstup je spojen se vstupem prvního hradla, výstup prvního hradla je spojen jednak se vstupem druhého hradla, jehož výstup je spojen s výstupem zapojení, a jednak se vstupem derivačního členu, jehož výstup je spojen s prvním vstupem paměťového členu. Řídicí vstup je spojen jednak s řídicím vstupem prvního hradla, a jednak s druhým vstupem paměťového členu, jehož výstup je spojen s řídicím vstupem druhého hradla. Zapojení podle vynálezu se uplatňuje v impulsní technice k zamezení zkreslení časového trvání prvního impulsu při uvolňování průchodu těchto impulsů ze signálního vstupu na výstup zapojení.A circuit for releasing the passage of signals consisting of two gates connected in cascade in series, wherein the signal input is connected to the input of the first gate, the output of the first gate is connected on the one hand to the input of the second gate, the output of which is connected to the output of the circuit, and on the other hand to the input of the derivative element, the output of which is connected to the first input of the memory element. The control input is connected on the one hand to the control input of the first gate, and on the other hand to the second input of the memory element, the output of which is connected to the control input of the second gate. The circuit according to the invention is used in pulse technology to prevent distortion of the time duration of the first pulse when releasing the passage of these pulses from the signal input to the output of the circuit.
Description
Zapojení k uvolňování průchodu signálů složené ze dvou hradel spojených v kaskádě za sebou, přičemž signální vstup je spojen se vstupem prvního hradla, výstup prvního hradla je spojen jednak se vstupem druhého hradla, jehož výstup je spojen s výstupem zapojení, a jednak se vstupem derivačního členu, jehož výstup je spojen s prvním vstupem paměťového členu. Řídicí vstup je spojen jednak s řídicím vstupem prvního hradla, a jednak s druhým vstupem paměťového členu, jehož výstup je spojen s řídicím vstupem druhého hradla.Wiring for releasing the passage of two gates connected in cascade one after another, the signal input being connected to the input of the first gate, the output of the first gate being connected to the input of the second gate, the output of which is connected to the output of the wiring, whose output is connected to the first input of the memory member. The control input is connected both to the control input of the first gate and to the second input of the memory member, the output of which is connected to the control input of the second gate.
Zapojení podle vynálezu se uplatňuje v impulsní technice k zamezení zkreslení časového trvání prvního impulsu při uvolňování průchodu těchto impulsů ze signálního vstupu na výstup zapojení.The circuitry of the present invention is used in pulse technology to prevent distortion of the time duration of the first pulse when releasing these pulses from the signal input to the circuit output.
Vynález se týká zapojení logických obvodů k uvolňování průchodu signálů v soustavách číslicového zpracováni signálů, soustavách automatického číslicového řízení a podobně.The invention relates to the connection of logic circuits to enable the passage of signals in digital signal processing systems, automatic numerical control systems and the like.
Jsou známa zapojení k uvolňování průchodu signálů založená na principu hradlování těchto signálů, kde signál zvolené logické úrovně přivedený na řídicí vstup uvolňuje průchod signálů přes hradlo po dobu svého časového trvání. Nevýhodou je, že při hradlování posloupnosti signálů, například signálu obdélníkového průběhu, se projevuje nepříznivý vliv nahodilosti začátku řídicího signálu, popřípadně konce řídicího signálu vzhledem k časovému průběhu jednotlivého pravoúhlého signálu. Padne-li začátek signálu doprostřed jednotlivého kladného impulsu, neprojde tento impuls celý, ale jen zbytková část. Výsledkem je, že první, popřípadě poslední impuls neprojde celý, ale projde na výstup jen jeho část.There are known connections for releasing the passage of signals based on the principle of gating these signals, wherein a signal of a selected logic level applied to the control input releases the passage of signals through the gate for its duration. A disadvantage is that when gating a sequence of signals, such as a rectangular waveform signal, there is an adverse effect on the randomness of the start of the control signal or the end of the control signal relative to the time course of a single rectangular signal. If the start of the signal falls in the middle of a single positive pulse, this pulse does not pass through the whole, but only the remainder. As a result, the first or last impulse does not pass all but only a part of it.
Tyto nevýhody odstraňuje zapojení k uvolňování průchodu signálů podle vynálezu složené ze dvou hradel spojených v kaskádě za sebou, jehož podstata spočívá v tom, že signální vstup je spojen se vstupem prvního hradla, výstup prnvího hradla je spojen jednak se vstupem druhého hradla, jehož výstup je spojen s výstupem zapojení, a jednak se vstupem derivačního členu, jehož výstup je spojen s prvním vstupem paměťového členu, řídicí vstup je spojen jednak s řídicím vstupem prvního hradla, a jednak s druhým vstupem paměťového členu, jehož výstup je spojen s řídicím vstupem druhého hradla.These drawbacks are eliminated by a circuit to release the signals of the invention consisting of two gates connected in cascade one after the other, the signal input being connected to the input of the first gate, the output of the first gate being connected to the input of the second gate whose output is connected to the output of the wiring and to the input of the differentiator whose output is connected to the first input of the memory member, the control input is connected both to the control input of the first gate and second to the input of the memory member whose output is connected to the control input of the second gate .
Předností zapojení k uvolňování průchodu signálů podle vynálezu je to, že při řízeném uvolňování posloupnosti impulsních signálů ze signálního vstupu na výstup zapojení se zamezuje zkreslení časového trvání prvního uvolněného impulsu.An advantage of the wiring for releasing the signal passage according to the invention is that in controlled release of the pulse signal sequence from the signal input to the wiring output, the time duration of the first pulse released is avoided.
Zapojení k uvolňováni průchodu signálů podle vynálezu je v příkladném provedení znázorněno na přiloženém výkresu. Na obrázku je znázorněn signální vstup S spojený se vstupm ai prvního hradla A. Výstup prvního hradla A je spojen jednak se vstupem bi druhého hradla B, jehož výstup je spojen s výstupem X zapojení, a jednak se vstupem d derivačního členu D, jehož výstup je spojen s prvním vstupem pi paměťového členu P. Řídicí vstup R je spojen jednak s řídicím vstupem a0 prvního hradla A, a jednak s druhým vstupem p2 paměťového členu P, jehož výstup je spojen s řídicím vstupem b0 druhého hradla B.The circuit for releasing the signals of the present invention is shown in the accompanying drawing in an exemplary embodiment. The figure shows the signal input S connected to the input a i of the first gate A. The output of the first gate A is connected both to the input b of the second gate B, the output of which is connected to the output X of connection. The control input R is connected both to the control input a 0 of the first gate A, and the second input p2 of the memory member P, the output of which is connected to the control input b 0 of the second gate B.
Hradlo představuje kombinační logický člen, kde signál zvolené logické úrovně na řídicím vstupu uvolňuje průchod signálu ze vstupu na výstup hradla.The gate is a combinational logic, where the selected logic level signal at the control input releases the signal passage from the input to the gate output.
Derivační člen je vybuzen zápornou hra- j nou signálu na vstupu a vytváří na výstupu krátkodobý impuls jako odezvu na tento signál na vstupu. >The derivative member is energized by a negative edge of the input signal and generates a short-term pulse output in response to the input signal. >
Paměťový člen představuje klopný obvod, dvojkovou paměť a podobně, kde první vstup pedstavuje záznamový vstup a druhý vstup představuje mazací vstup tohoto paměťového členu.The memory member represents a flip-flop, a binary memory, and the like, wherein the first input represents the recording input and the second input represents the erase input of the memory member.
Funkce zapojení k uvolňování průchodu signálů podle vynálezu v příkladném provedení podle obrázku je taková, že se signálem zvolené logické úrovně na řídicím vstupu R uvolňuje signál ze signálního vstupu S na výstup X zapojení. Předpokládá se, že uvolňovaný signál představuje časovou posloupnost impulsů obdélníkového tvaru, s nezávislým kmitočtem a fází. Je zřejmé, že začátek signálu na řídicím vstupu R vzhledem k signálu na signálním vstupu S je zcela nahodilý, a padne-li například doprostřed jednotlivého impulsu, bylo by časové trvání prvního uvolněného impulsu zkresleno. Tomu zabraňuje druhé hradlo B.The function of the wiring to enable the passage of signals according to the invention in the exemplary embodiment of the figure is such that the signal of the selected logic level at the control input R releases the signal from the signal input S to the output X of the wiring. It is assumed that the released signal represents a time sequence of pulses of rectangular shape, with independent frequency and phase. Obviously, the start of the signal at control input R relative to the signal at signal input S is completely random, and if, for example, it falls in the middle of a single pulse, the time duration of the first pulse released would be distorted. This is prevented by the second gate B.
První, popřípadě zbytková část prvního impulsu projde přes první hradlo A, a přechází jednak na vstup bi druhého hradla B, a jednak na vstup d derivačního členu D. Záporná hrana tohoto impulsu vybudí na výstupu tohoto derivačního členu D krátkodobý impuls, tento přechází na první vstup pi paměťového členu P a již svojí přední hranou vybudí tento paměťový člen. Signál z výstupu paměťového členu P přechází na řídicí vstup b0 druhého hradla B a uvolňuje jeho průchod. Výsledkem je to, že další, a to již bezpečně celý impuls, přechází na výstup X zapojení.The first or residual portion of the first pulse passes through the first gate A and passes both to the input b of the second gate B and to the input d of the derivative member D. The negative edge of this pulse generates a short impulse at the output of this derivative member D. the input pi of the memory member P and already drives the memory member with its leading edge. The output signal from the storage element P is transferred to the control input of the second gate b 0 B and releases the passage. The result is that the next, and safely the entire pulse, passes to the output X wiring.
Zánik signálu na řídicím vstupu R uzavírá » první hradlo A, a vymazává paměťový člen P, a tím uzavírá i druhé hradlo B.Loss of signal at control input R closes »the first gate A, and clears the memory member P, thereby closing the second gate B.
Zapojení podle vynálezu se uplatňuje v různých oborech impulsní techniky všude tam, kde se vyžaduje přesné časové trvání uvolněných impulsů.The circuitry according to the invention is applied in various fields of pulse technology wherever the exact time duration of the released pulses is required.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS67082A CS221475B1 (en) | 1982-02-01 | 1982-02-01 | Involvement to release signal passages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS67082A CS221475B1 (en) | 1982-02-01 | 1982-02-01 | Involvement to release signal passages |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS221475B1 true CS221475B1 (en) | 1983-04-29 |
Family
ID=5339264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS67082A CS221475B1 (en) | 1982-02-01 | 1982-02-01 | Involvement to release signal passages |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS221475B1 (en) |
-
1982
- 1982-02-01 CS CS67082A patent/CS221475B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3667054A (en) | Pulse train decoder with pulse width rejection | |
| US3072855A (en) | Interference removal device with revertive and progressive gating means for setting desired signal pattern | |
| US3676699A (en) | Asynchronous pulse width filter | |
| NL259327A (en) | ||
| CS221475B1 (en) | Involvement to release signal passages | |
| CA1143479A (en) | Noise eliminator circuit | |
| US2903601A (en) | Transistor-magnetic core relay complementing flip flop | |
| GB1206663A (en) | Improvements in transfer-storage stages for shift registers and like arrangements | |
| GB1058667A (en) | Improvements in pulse radar systems | |
| US3497815A (en) | Automatic noise rejection apparatus | |
| US3145307A (en) | Logical circuits | |
| SU1086407A1 (en) | Device for tolerance checking of parameters | |
| SU657604A1 (en) | Pulse-width modulator | |
| SU875608A1 (en) | Device for programmed delay of pulses | |
| US3155962A (en) | System for representing a time interval by a coded signal | |
| US3728717A (en) | Digital to time interval converter | |
| US3300652A (en) | Logical circuits | |
| SU1672434A1 (en) | Analog data input device | |
| SU1529427A1 (en) | Device for time separation of two sampled signals | |
| SU1444955A1 (en) | Information-receiving device | |
| SU817998A1 (en) | Pulse duration discriminator | |
| SU763965A1 (en) | Buffer memory | |
| SU1451843A1 (en) | Device for shaping and counting pulses in series | |
| SU1672411A1 (en) | Time periods meter | |
| SU1405080A1 (en) | Object recognition device |