CS205214B1 - Zapojeni programově řízeného řadiče pro kazetovou digitální pamět - Google Patents

Description

Vynález se týká zapojení programově řízéného řadiče pro kazetovou digitální paměí.

Digitální magnetické paměti a zejména kazetové digitální paměti jsou v současné době stále používanějším typem externích pamětí elektronických výpočetních a řídicích systémů. Používají se především tam, kde v minulosti byla používána jako pamétové médium děrná páska. Použití tohoto typu paměti je opodstatněno především podstatně vyšší spolehlivostí, prakticky neomezenou trvanlivostí záznamu na magnetické pásce a v neposlední řadě zjednodušením manipulace s paměíovým médiem. Tyto přednosti vynikají zejména u digitálních magnetických kazetových pamětí.

Základním technickým problémem aplikace digitální kazetové paměti u jakéhokoliv systému, jehož činnost je řízena procesorem, tj. standardním číslicovým počítačem, minipočítačem, mokropočítačem a podobně - je vyřešení systému připojení kazetové paměti.k procesoru, tedy vyřešení řadiče pro kazetovou pamět. Vzhledem k poměrně značné složitosti záznamu informace na magnetickou pásku i složitost činností kazetové paměti vůbec, patří řadič pro digitální kazetové paměti k nejsložitějším zařízením tohoto druhu.

V současné době se používají řadiče dvojího druhu. Bučí je řadič řešen jako jednoúčelový, poměrně velmi rozsáhlý elektronický systém - hardwarový řadič, nebo se pro obsluhu kazetové paměti používá samostatný procesor, zpravidla mikroprocesor, který je připojen k hlavnímu, tj. řídicímu procesoru, a kterým je řízení kazetové paměti zajištěno speciálním programem.

Nevýhodou prvního typu řadiče je, že hardwarový řadič je velmi složitý a nákladný elektronický systém, který má vzhledem k charakteru svých elektronických obvodů tu nepři205214 znivou vlastnost, že se jeho provozní závady velmi obtížně identifikují a odstraňují.

Nevýhoda druhého popsaného typu řadiče spočívá v tom, že pro řízení kazetové paměti je použit jeden celý procesor, jehož možností při této aplikaci není zdaleka plně využito, přičemž cena těchto řadičů je relativně vysoká.

Tyto nevýhody do značné míry odstraňuje zapojení programově řízeného řadiče pro kazetovou digitální paměl podle vynálezu, jehož podstatou je, že první vstup kazetové paměti je připojen k prvnímu výstupu zápisového obvodu, první výstup kazetové paměti je připojen ke vstupu čtecího obvodu, druhý vstup kazetové paměti je připojen k prvnímu výstupu řídicí vyrovnávací paměti a druhý výstup kazetové paměti je připojen k prvnímu vstupu stavové vyrovnávací paměti, přičemž první vstup zápisového obvodu, čtecí obvod, druhý výstup řídicí vyrovnávací paměti, druhý vstup stavové vyrovnávací paměti a první vstup registru cyklické kontroly jsou připojeny k pomocným časovacím obvodům, a druhý vstup zápisového obvodu, první výstup čtecího obvodu, vstup řídicí vyrovnávací paměti a výstup stavové vyrovnávací paměti jsou připojeny ke sběrnici procesoru, výstup registru cyklické kontroly je připojen ke třetímu vstupu stavové vyrovnávací paměti, druhý výstup zápisového obvodu je připojen ke druhému vstupu registru cyklické kontroly a druhý výstup čtecího obvodu je připojen ke třetímu vstupu registru cyklické kontroly, když sběrnice procesoru je programově propojena s programovými prostředky pro zápis dat, programovými prostředky pro čtení dat a s programovými prostředky pro řízení pomocných funkcí kazetové paměti, přičemž programové prostředky jsou programově napojeny na hlavní program procesoru.

Další podstatou zapojení programově řízeného řadiče podle vynálezu je, že zápisový obvod je obvod fázové modulace, čtecí obvod je dekodér fázové modulace, řídicí a stavová vyrovnávací paměl jsou paralelní registry, registr cyklické kontroly je 16bitový posuvný registr se zpětnými vazbami a pomocné časovači obvody generátor časové základny čtení a zápisu.

Výhodou zapojení programově řízeného řadiče podle vynálezu je podstatné zmenšení rozsahu hardware oproti současným, čistě hardwarovým řadičům, přičemž řídicí procesor může v době, kdy nekomunikuje s kazetovou pamětí, vykonávat libovolné operace.

Zapojení programově řízeného řadiče podle vynálezu, je blokově znázorněno na výkrese. První vstup kazetové paměti _1_ je připojen k prvnímu výstupu zápisového obvodu 2., první výstup kazetové pamě\i J_ je připojen ke vstupu čtecího obvodu £, druhý vstup kazetové paměti je připojen k prvnímu výstupu řídicí vyrovnávací paměti 2 a. druhý výstup kazetové paměti J_ je připojen k prvnímu vstupu stavové vyrovnávací paměti 2- První vstup zápisového obvodu

2, čtecí obvod J, druhý výstup řídicí vyrovnávací paměti 4, druhý vstup stavové vyrovnávací paměti 2 ^a první vstup registru 6 cyklické kontroly jsou připojeny k pomocným časovacím obvodům 2 a druhý vstup zápisového obvodu 2, první výstup čtecího obvodu J, vstup řídioí vyrovnávací paměti 4 ^a výstup stavové vyrovnávací paměti 2 jsou připojeny ke sběrnici 8 procesoru. Výstup registru 6_ cyklické kontroly je připojen ke· třetímu vstupu stavové vyrovnávací paměti 2> druhý výstup zápisového obvodu 2 je připojen ke druhému vstupu registru 6 cyklické kontroly a druhý výstup čtecího obvodu J je připojen ke třetímu vstupu registru 6, cyklické kontroly. Sběrnice 8 procesoru je programově propojena s programovými prostředky 2 pro zápis dat, s programovými prostředky 10 pro čteni dat a s programovými prostředky 11 pro řízení pomocných funkcí kazetové paměti 2· Programové prostředky 2> 1ϋ, li jsou programově napojeny na hlavní program 12 procesoru.

Zápisový obvod 2 je s výhodou neznázorněný obvod fázové modulace, čtecí obvod J je neznázorněný dekodér fázové modulace, řídicí a stavová vyrovnávací paměl 4, 2 j^s°u neznázorněné paralelní registry, registr 6. cyklické kontroly je s výhodou neznázorněný 16bitový posuvný registr se zpětnými vazbami a pomocné časovači obvody 2 jsou neznázorněný generátor časové základny čtení a zápisu.

Hlavní program 12 procesoru je libovolný program, jehož konkrétní podoba závisí na požadované funkci procesoru v daném výpočetním nebo řídicím systému. V případě, že procesor má komunikovat s kazetovou pamětí, provede se programový odskok z hlavního programu na jeden z programových prostředků 1 0, 11 - skok do podprogramu.

Programové prostředky 2 pro zápis dat zajišíují přesun dat ze zadaného místa neznázor něné paměti procesoru do zápisových obvodů 2, a řízení zápisu dat na kazetu, včetně automatického generování normou předepsaných znaků, tj. úvodní znak bloku PREAMBLE, koncový znak bloku POSTAMBLE, kontrolní znak CRC, které jsou zajištěny v součinnosti s registrem 6 cyklické kontroly.

Programové protsredky 10 pro čtení zajištují přesun dat ze čtecího obvodu 2 do zada^ ného místa paměti procesoru, a řízení čtení dat včetně kontroly správnosti PREAMBLE, POSTAMBLE a CRC v součinnosti s registrem 6 cyklické kontroly.

Programové prostředky 11 pro řízení pomocných funkcí kazetové paměti 2 zajištují pomocné činnosti kazetové paměti 2 jako např. je rezervace, logické připojení, převíjení kazety, přeskok zadaného počtu bloků - rychlé prohledávání, nájezd na pracovní počátek pásky BOT a podobně.

Zápisový obvod 2 realizuje převod binární informace z datové sběrnice 8, procesoru na modulační signál pro neznázorněný zápisový zesilovač kazetové paměti 2· Hlavní částí zápisového obvodu 2 je neznázorněný kodér fázové modulace.

Čtecí obvod 2 realizuje převod výstupního signálu neznázorněného čtecího zesilovače kazetové paměti 2 ^na binární informaci pro datovou sběrnici 8 procesoru. V tomto případě čtecí obvod 2 zahrnuje neznázorněný dekodér fázové modulace.

Řídicí vyrovnávací pamět £ umožňuje převod výstupních instrukcí procesoru na řídicí signály pro kazetovou pamět 2 ^a řídicí signály pro pomocné časovači obvody 2·

Stavová vyrovnávací pamět 2 zajištuje synchronizaci přenosu stavových informací kazetové paměti 2, např. kazeta rezervována, kazeta připojena, zápis dovolen a podobně, a pomocných časovačích obvodů 2 ^as sběrnici 8 procesoru. Řídicí a stavová vyrovnávací pamět £, 2 mohou být realizovány s výhodou neznázorněnými paralelními registry, s délkou odpovídající požadovanému počtu řídicích a stavových signálů.

Registr 6 cyklické kontroly zajištuje v součinnosti s pomocnými časovacími .obvody 2 automatickou tvorbu kontrolní kombinace CRC při čtení a zápisu dat. Tento registr 6, může být realizován s výhodou 16bitovým posuvným registrem, s vhodně volenými zpětnými vazbami v souladu se zvoleným generačním polynomem.

Pomocné časovači obvody 2 generují potřebné synchronizační impulsy pro hardwarovou část řadiče a procesor. V podstatě jde o generátor časové základny čtení a zápisu. Funkce těchto obvodů 2 d^e řízena procesorem prostřednictvím řídicí vyrovnávací paměti 2. Potřebné synchronizační signály pro procesor jsou naopak předávány prostřednictvím stavové vyrovnávací paměti 2·

Hardwarová část řadiče podle vynálezu je při použití běžných integrovaných obvodů , malé a střední integrace realizovatelná v relativně velmi malém prostoru, např. ná jediné kartě tzv. velkého evropského formátu. Softwarová část, zahrnující programové prostředky 9., 22> II) zabere cca 400-500 byte neznázorněné paměti procesoru.

Z uvedených skutečností plyne, že řadič podle vynálezu je pro celou řadu systémů, zejména systémů s minipočítači a mikroprocesory, optimálním řešením z hlediska vzájemné proporce rozsahu hardware a software.

Claims (1)

1. P Ř E D M Ě-T VYNÁLEZU

   Zapojení programově řízeného řadiče pro kazetovou digitální parně ΐ vyznačeně tím, že první vstup kazetové paměti (1) je připojen k prvnímu výstupu zápisového obvodu (2), první výstup kazetové paměti (1) je připojen ke vstupu čtecího obvodu (3), druhý vstup kazetové paměti (1) je připojen k prvnímu výstupu řídicí vyrovnávací paměti (4) a druhý výstup kazetové paměti (1) je připojen k prvnímu vstupu stavové vyrovnávací paměti (5), přičemž první vstup zápisového obvodu (2), čtecí obvod (3), druhý výstup řídicí vyrovnávací paměti (4), druhý vstup stavové vyrovnávací paměti (5) a první vstup registru (6) cyklické kontroly jsou připojeny k pomocným časovacím obvodům (7), a druhý vstup zápisového obvodu (2), první výstup čtecího obvodu (3), vstup řídicí vyrovnávací paměti (4) a výstup stavové vyrovnávací paměti (5) jsou připojeny ke sběrnici (8) procesoru, výstup registru (6) cyklické kontroly je připojen ke třetímu vstupu stavové vyrovnávací paměti (5), druhý výstup zápisového obvodu (2) je připojen ke druhému vstupu registru (6) cyklické kontroly a druhý výstup čtecího obvodu (3) je připojen ke třetímu vstupu registru (6) cyklické kontroly, když sběrnice (8) procesoru je programově propojena s programovými prostředky (9) pro zápis dat, s programovými prostředky (10) pro čtení dat a s programovými prostředky (11) pro řízení pomocných funkci kazetové paměti (1), přičemž programové prostředky (9, 10, 11) jsou programově napojeny na hlavní program (12) procesoru.