CS201645B1 - Integrated logical circuit - Google Patents
Integrated logical circuit Download PDFInfo
- Publication number
- CS201645B1 CS201645B1 CS78114A CS11478A CS201645B1 CS 201645 B1 CS201645 B1 CS 201645B1 CS 78114 A CS78114 A CS 78114A CS 11478 A CS11478 A CS 11478A CS 201645 B1 CS201645 B1 CS 201645B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- transistor
- electrode
- controlled
- electric field
- conductivity type
- Prior art date
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 4
- 230000005684 electric field Effects 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 18
- 230000005669 field effect Effects 0.000 abstract description 9
- 108091006146 Channels Proteins 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors
- H03K19/09414—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors with gate injection or static induction [STIL]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/87—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of PN-junction gate FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/217—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge injection in static induction transistor logic [SITL] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
(54) Integrovaný logický obvod
Vynález se týká integrovaného logického obvodu. Vynález může být úspěšně využit v číslicových výpočetních zařízeních, například v mikroprocesorech.
Jsou známy integrované logické obvody, zahrnující dvojici bipolárních tranzistorů vzájemné se doplňujícího typu vodivosti, z nichž' jeden je spínacím, zatímco druhý plní funkci proudového generátoru, tzv. „injekční obvody“.
Z uvedených obvodů je svou technickou podstatou obvodu podle vynálezu nejblíže integrovaný logický obvod, zahrnující spínací tranzistor řízený elektrickým polem, k němuž je připojený proudový generátor (bipolární tranzistor), vstupní a výstupní elektrody, připojené k řídicí elektrodě a sběrné elektrodě tranzistoru řízeného elektrickým polem a elektrody napájecího obvodu, z nichž jedna je připojena k proudovému generátoru a druhá ke zdrojové elektrodě tranzistoru řízeného elektrickým polem.
Uvedený obvod je charakteristický poměrně vysokou hodnotou napájecího napětí a hodnotou práce spínání. Je tomu tak z důvodu použití bipolárního tranzistoru jako proudového generátoru; tranzistor má nevysokou hodnotu proudového zesilovacího činitele od emitoru ke kolektoru o poměrně vysoké ote vírací napětí emitorového přechodu, jež se rovná přibližně 0,7 V.
Cílem vynálezu je snížení napájecího napětí a hodnoty práce pro spínání integrovaného obvodu.
Dalším cílem vynálezu je zajištění jednoduchosti výroby integrovaného obvodu a zmenšení obvodem zaujímané plochy na minimum.
Základem tohoto vynálezu je úkol zpracovat integrovaný logický obvod, v němž by byl jako proudový generátor použit prvek, dovolující snížit napájací napětí a hodnotu práce spínání, integrovaného obvodu bez zvýšení složitosti výroby obvodu a bez zvětšení obvodem zaujímané plochy.
Podstata vynálezu spočívá v tom, že v integrovaném logickém obvodu, zahrnujícím spínací tranzistor řízený elektrickým polem, k němuž je připojený proudový generátor, vstupní a výstupní elektrody, připojené k řídicí elektrodě a sběrné elektrodě tranzistoru řízeného elektrickým polem a elektrody napájecího obvodu, z nichž jedna je připojena k proudovému generátoru a druhá ke zdrojové elektrodě tranzistoru řízeného elektrickým polem, je podle vynálezu proudový generátor tvořen tranzistorem řízeným elektrickým polem, doplňkového typu vodivosti, jeho řídicí elektroda je spojena se zdrojovou elektrodou spínacího tranzistoru řízeného elek trickým polem, přičemž zdrojová elektroda je připojena к jedné z elektrod napájecího obvodu a sběrná elektroda к řídicí elektrodě spínacího tranzistoru řízeného elektrickým polem.
Pro rozšíření funkcionálních možností integrovaného logického obvodu je účelné vybavit spínací tranzistor nejméně jednou doplňkovou řídicí elektrodou, připojenou к doplňkové vstupní elektrodě, a tranzistor řízený elektrickým polem, s doplňkovým typem vodivosti je opatřen doplňkovými sběrnými elektrodami podle počtu doplňkových řídicích elektrod spínacího tranzistoru řízeného elektrickým polem.
К vytvoření vícevstupových integrovaných logických obvodů je třeba zapojit mezi sběrnou elektrodu tranzistoru řízeného elektrickým polem s doplňkovým typem vodivosti a řídicí elektrodu spínacího tranzistoru řízeného elektrickým polem nejméně jeden doplňkový tranzistor řízený elektrickým polem s doplňkovým typem vodivosti a řídicí elektrodou spojenou se zdrojovou elektrodou spínacího tranzistoru řízeného elektrickým polem.
Při výrobě polovodičové struktury integrovaného logického obvodu se spínacím tranzistorem v podobě planámího tranzistoru řízeného elektrickým polem s řídicím p-n přechodem, vertikálním kanálem n případně p typu vodivosti a zdrojovou elektrodou v podobě substrátu n případně p typu vodivosti integrovaného obvodu je účelné realizovat proudový generátor jako polem řízenou strukturu s řídicím p-n přechodem a horizontálním kanálem p případně n typu vodivosti, jehož oblast sběrné elektrody i zdrojové elektrody je společná se záběrnou oblastí spínacího tranzistoru řízeného elektrickým polem nebo integrovaného obvodu.
V případě, že je v takové polovodičové struktuře vertikální kanál n případně p typu vodivosti proveden na substrátu p případně n typu vodivosti, je třeba proudový generátor vytvořit jako polem řízenou strukturu s vertikálním kanálem p případně n typu vodivosti.
V dalším je vynález vysvětlen popisem konkrétních variant jeho provedení a přiloženými výkresy, na nichž podle vynálezu: obr. 1 představuje základní elektrické schéma integrovaného logického obvodu — invertoru, obr. 2 — základní elektrické schéma integrovaného logického obvodu — ventilu, obr. 3 — schematický nákres polovodičové struktury tohoto ventilu dle obr. 2 při pohledu shora, obr. 4 — základní elektrické schéma ventilu se dvěma vstupy, obr. 5 — základní elektrické schéma ventilu se třemi vstupy, obr. 6 — schematicky polovodičovou strukturu inver- ‘ toru s proudovým generátorem v podobě tranzistoru řízeného elektrickým polem s horizontálním kanálem, ve svislém řezu, obr. 7, totéž co na obr. 6 s proudovým generátorem v podobě tranzistoru řízeného elektrickým polem s vertikálním kanálem.
Na obr. 1 je uvedeno základní elektrické schéma jednodušší varianty integrovaného obvodu podle vynálezu — logického invertoru. Logický invertor zahrnuje spínací tranzistor 1 řízený elektrickým polem s kanálem n-typu vodivosti, proudový generátor 2, tvořený tranzistorem 2 řízeným elektrickým polem s kanálem p-typu vodivosti, tj. doplňkového typu vodivosti tranzistoru 1, řízeného elektrickým polem, vstupní elektrodu 3, výstupní elektrodu 4 a elektrody 5 a 6 napájecího obvodu.
Řídicí elektroda 7 tranzistoru 2 je spojena se zdrojovou elektrodou 8 tranzistoru 1 řízeného elektrickým polem, zdrojová elektroda 9 tranzistoru 2 je připojena к elektrodě 5 napájecího obvodu, sběrná elektroda 10 — к řídicí elektrodě 11 tranzistoru 1 a ke vstupní elektrodě 3, uzemněná elektroda 6 napájecího obvodu (na výkrese není znázorněn) je připojena к řídicí elektrodě 7 tranzistoru 2 řízeného elektrickým polem a ke zdrojové elektrodě 8 tranzistoru 1 řízeného elektrickým polem. Sběrná elektroda 12 tranzistoru 1 řízeného elektrickým polem je spojena s výstupní elektrodou 4.
Na obr. 2 je uvedeno základní elektrické schéma složitější varianty integrovaného logického obvodu podle vynálezu — logického členu pro negaci součtu a pro negaci součinu. Logický člen na rozdíl od invertoru podle obr. 1 zahrnuje doplňkovou řídicí elektrodu 11’ u tranzistoru 1, řízeného elektrickým polem, připojenou к doplňkové vstupní elektrodě 3’ а к doplňkové sběrné elektrodě 10’ tranzistoru 2, řízeného elektrickým polem.
Na obr. 2 je logický obvod znázorněn s jednou doplňkovou řídicí elektrodou 11’, ovšem těchto řídicích elektrod může být větší počet a jejich zapojení je analogické к zapojení řídicí elektrody 11’.
Na obr. 3 je schematicky znázorněna přednostní varianta polovodičové struktury logického ventilu, jehož základní elektrické schéma je uvedeno na obr. 2.
Na obr. 3 a též na následujících výkresech, týkajících se polovodičových struktur, jsou uvedena označení, která se shodují s jim odpovídajícími označeními v elektrických schématech. Zdrojová elektroda 8 a řídicí elektroda 7 je spoléčná se substrátem n-typu vodivosti integrovaného obvodu.
V substrátu je vytvořena difuzní oblast ptypu vodivosti, plnící funkci zdrojové elektrody 9. К této oblasti přiléhají dvě oblasti p-typu vodivosti, sloužící jako kanály 13 a 13’ tranzistoru 2 řízeného elektrickým polem. Ke každé z těchto oblastí přiléhá po jedné oblasti p-typu vodivosti, sloužící jako řídicí elektrody 11 a 11’ tranzistoru řízeného elektrickým polem sběrné elektrody 10 a 10’ tranzistoru 2 řízeného elektrickým polem. Na těchto oblastech jsou vytvořeny kovové kontakty, spojené se vstupními elektrodami 3 a 3’. Vedle toho jsou v substrátu vytvořeny dvě oblasti n-typu vodivosti, z nichž jedna částečně překrývá oblasti p — typu vodivosti, plní funkci sběrné e^e^-trody 12 tranzistoru 1 řízeného elektrickým polem' a - je opatřena kovovým kontaktem, spojeným s výstupní elektrodou ’ 4, druhá pak vytváří . ohmický kontakt se substrátem a je spojena s uzemněnou elektrodou 6.
Varianta integrovaného ' logického obvodu, která ' je uvedena na obr. 4, zahrnuje, - na rozdíl od varianty uvedené na obr. 1, dva doplňkové tranzistory 13 řízené elektrickým polem, mající doplňující typ vodivosti ke spínacímu tranzistoru 1 řízenému elektrickým polem spojené mezi sebou do - série a zapojené mezi sběrnou elektrodu 10 tranzistoru 2 řízeného elektrickým polem a řídicí elektrodu 11 tranzistoru 1, řízeného elektrickým polem. Zdrojová elektroda druhého doplňkového tranzistoru 13 řízeného elektrickým polem je spojena s doplňkovou vstupní elektrodou 3”.
Varianta integrovaného obvodu, uvedeného na obr. 5 zahrnuje na rozdíl od varianty uvedené na obr. 4 ještě tranzistor 2' se dvěma sběrnými elektrodami 10 a 10’, mezi nimiž na jedné straně a řídicí elektrodou 11 na druhé straně jsou zapojeny dva paralelně mezi sebou zapojené - doplňkové tranzistory 13 řízené elektrickým polem, mající doplňující typ vodivosti k vodivosti spínacího tranzistoru 1 řízeného- elektrickým polem. K řídicí elektrodě 11 je připojena doplňková vstupní elektroda 3”’.
Na obr. 6 je schematicky znázorněna polovodičová struktura logického obvodu — invertoru, jehož základní elektrické schéma bylo uvedeno na obr. 1. - Spínací tranzistor 1 řízený elektrickým polem je realizován v podobě planánní struktury s řídicím p-n přechodem 14, s vertikálním kanálem n-typu - vodivosti 15, . řídicí elektrodou 11 p-typu vodivosti, -zdrojovou elektrodou 8, společnou se substrátem n (p)-typu vodivosti ' integrovaného obvodu. - Proudový generátor je proveden jako polem řízená struktura s řídicím p-n přechodem 16 a horizontálním kanálem 17 p-typu vodivosti, jehož oblast sběrné elektrody 10 je společná se závěrnou oblastí řídicí elektrody 11 a závěrná oblast řídicí elektrody - 7 je společná s oblastí zdrojové elektrody, zdrojovou elektrodou 8 a se substrátem 5 integrovaného obvodu.
Tato varianta obvodu může být též realizována na substrátu n+ -typu vodivosti (na výkresech není uvedeno), na níž je uložena vysokoohmová n-vrstva. V tomto případě je spínací prvek vyřešen jako paralelně zapojený tranzistor řízený elektrickým polem s bipolámím tranzistorem v inverzním zapojení.
Polovodičová struktura, uvedená na obr. 7, je realizací téhož invertoru jako u struktury na obr. 6, - ale vyznačuje se větší hustotou skladby. Na rozdíl od předcházející varianty má ve struktuře podle obr. 7 substrát vodivosti typu p, tj. opačný typ vodivosti . než oblast zdrojové elektrody 8 spínacího tranzistoru, řízeného elektrickým polem, společné se závěrnou oblastí 7. Proudový generátor je iiWCÍcn jato palem řízená struktura s vertikálním kanálem 18 a zdrojovou elektrodou 9, společnou se substrátem, p (n)-typu vodivosti integrovaného obvodu. Umístění zdrojové elektrody 9 do substrátu umožnilo vyvést elektrodu 5 napájecího obvodu na opačnou stranu -struktury, což poskytlo možnost zmenšit plochu, zaujímanou - integrovaným obvodem. , ‘
Integrovaný logický obvod, znázorněný na obr. 1, * 6 a 7 pracuje následujícím způsobem.
Na elektrodu 6 a tím též na zdrojovou elektrodu 8 tranzistoru 1 řízeného elektrickým polem a řídicí elektrodu 7 tranzistoru 2 řízeného elektrickým polem je přiveden potenciál, rovnající se 0 voltů, na - elektrodu 5 a tím též na zdrojovou elektrodu - 9 tranzistoru - 2 řízeného elektrickým - polem je -přivedeno nevelké kladné napětí 0,2 až 0,5 V. Při tom protéká přes kanál 17 od zdrojové - elektrody - 9 k sběrné elektrodě 10 tranzistor. 1 řízeného elektrickým polem - této, struktury na obr. 6 napájecí proud. Tranzistor 2 řízený elektrickým polem pracuje v režimu proudového generátoru. Jestliže je na - vstupní elektrodě 3 napětí rovnající se nule, což odpovídá logické „0“, pak je napájecí proud , veden přes vnější obvod (připojovaný k elektrodě 3 a neuvedený na obr. 1) - na „zem“. Přitom je na řídicí elektrodě 11 tranzistoru 1 řízeného elektrickým polem napětí, rovnající se O V a řídicí p-n přechod 14 je uzavřen, zatímco kanál 15 je překryt vrstvou prostorového náboje tohoto p-n přechodu. V tom případě je tranzistor -1 řízený elektrickým polem zavřen a na - výstupní elektrodě 4 - integrovaného obvodu je - napětí poněkud menší -(0,1 až 0,4 V) než napětí na elektrodě 5 (jestliže se k výstupu 4 připojí vstup analogového prvku), tj. napětí, odpovídající logické „1“. Jestliže na vstupní elektrodě 3 bude napětí logické „1“, pak napájecí proud, tekoucí pres kanál 17 tranzistoru 2 řízeného elektrickým polem se - uzavírá přes řídicí p-n přechod 14 tranzistoru 1 řízeného elektrickým polem. Na řídicí elektrodě 11 bude při tom napětí logické „1“ - a tranzistor 1 řízený elektrickým polem bude otevřen, zatímco na výstupní elektrodě 4 logického obvodu bude napětí, odpovídající logické „0“.
Takovýmto způsobem dává jednodušší varianta logického obvodu podle vynálezu obvod, plnící logickou operaci „inverze“. Integrovaný obvod, popisovaný v daném případě, tvoří jednoduchý prvek pro sestavování velkých integrovaných obvodů logických a paměťových zařízení, - přičemž -všechny zdrojové elektrody jednoduchých prvků jsou - sloučeny ve společném substrátu. U - takovýchto zařízení není nezbytné provádět mimořádná opatření k izolování jednotlivých prvků. Velké integrované obvody, sestavené z velkého počtu invertorů výše - uvedeného typu - - mohou být realizovány na mo-nokrystálickém polovodičovém substrátu bez - epitaxní vrstvy.
V polovodičové ' struktuře na obr. - 7 je tranzistor 2 řízený elektrickým polem (proudový generátor) proveden s - vertikálním kanálem 18, což umožňuje přivést - - napájecí proud integrovaného. obvodu- ke spodnímu povrchu destičky metalizaci napájecího . obvodu, z Če- hož pak vyplývá usnadnění provedení třecích vazeb ve velkém integrovaném obvodu a v konečném důsledku se zvyšuje hustota skladby.
Složitější varianta provedení podle vynálezu, integrovaný obvod logického ventilu podle znázornění na obr.· 2, 3 pracuje následujícím způsobem. Tak jako u invertoru se u logického ventilu přivádí na elektrody 5 a 6 těmto elektrodám odpovídající kladný potenciál (řádově 0,3 až 0,5 V) nebo nulový potenciál. Přes kanály 13 a 13' při tom protékají napájecí proudy od zdrojové elektrody 9 ke sběrným elektrodám 10 a 10’. Jestliže je na vstupních · elektrodách 3 a 3’ napětí logické ,,0“, pak se napájecí proudy, které protékají přes kanály 13 a 13’ uzavírají na· ,,zem“ - přes vnější obvody, připojené ke vstupům 3 a· 3’. (Vnější obvody nejsou na obr. 3 uvedeny). Přitom je na řídicích elektrodách 11 a 11’ napěti blízké nule a oblast n-typu vodivosti, umístěná · mezi závěrnými oblastmi 11 a 11’ je zcela překryta vrstvami prostorových nábojů. V daném případě je spínací tranzistor 1 řízený elektrickým polem zavřen a na výstupní elektrodě 4 integrovaného ·obvodu je napětí, odpovídající logické „1“.
Jestliže je na jednu ze vstupních elektrod 3, 3’ — například na elektrodu 3 — přivedeno napětí logické ,,1“, pak se napájecí proud, protékající -přes · kanál 13 proudového generátoru, uzavírá přes řídicí p-n přechod závěrné oblasti 11. Přitom se část oblasti, umístěná mezi závěrnými oblastmi 11 a 11’ a přiléhající k závěrné oblasti 11, od · prostorového náboje uvolňuje, tranzistor 1 řízený elektrickým polem se otevírá a na výstupní elektrodě 5 integrovaného logického obvodu je napětí, odpovídající logické „0“. Takovýmto způsobem tedy v případě, kdy vzdálenost mezi závěrnými oblastmi 11 a 11’ je rovna dvojnásobku tloušťky vrstvy prostorového náboje řídicího p-n přechodu řídicí elektroda-zdrojová elektroda plní logický ventil logickou funkci „NEBO-NE“.
Jestliže · je vzdálenost mezi závěrnými oblastmi 11 a 11’ mehší nebo rovna tloušťce vrstvy prostorového náboje p-n přechodu řídicí elektroda-zdrojová elektroda, pak logický vent^il plní logickou funkci „A-NE“. Spínací tranzistor 1 · řízený elektrickým polem bude otevřen a na výstupní elektrodě 4 integrovaného obvodu bude napětí logické „0“ pouze tehdy, když na obou vstupních elektrodách 3 -a · 3’ bude napětí logické „1“. Při libovolné jiné kombinaci napětí logické „0“ a „1“ na vstupních elektrodách 3 a 3’ bude oblast ntypu vodivosti, umístěná mezi závěrnými oblastmi 11 a 11’ - překryta vrstvou prostorového náboje.
Varianta logického ventilu, · která je uvedena - na obr. 4, bude plnit logickou funkci ,,ANE“ pro dvě vstupní proměnné. Napětí logické „0“ se · objeví na výstupu 4 daného ventilu pouze v případě, kdy napětí logické ,,1“ bude přivedeno na oba vstupy 3 a 3V Při libovolné ji.né kombinaci napětí na vstupech 3 a 3” bude na výstupu ventilu (na elektrodě 4) · napětí logické „1“. Jestliže například na vstupu 3 bude · napětí logické „0“ a na vstupu 3” bude · napětí logické „1“, pak se napájecí proud, protékající přes oblast sběrné elektrody 10 tranzistoru řízeného elektrickým polem uzavírá přes vnější obvody (nejsou na obr. 4 znázorněny) na zem a nedostává se k řídicí · elektrodě · 11 spínacího - tranzistoru 1 řízeného elektrickým polem. V · důsledku toho je tranzistor 1 řízený elektrickým polem zavřen a na oblasti jeho sběrné elektrody 12 a tím též i na výstupní elektrodě 4 logického ventilu je napětí logické ,,1“. Napájecí proud se nedostane k závěrné oblasti 11 tranzistoru 1 řízeného · elektrickým polem · rovněž ani v případě, kdy je napětí logické „0“ · třebas jen na vstupu 3” nebo dokonce na ·obou vstupech 3 a 3”.
Varianta logického· ventilu, která je uvedena na obr. 5, plní logickou funkci C = — a(b -f- d), kde C je logická proměnná na výstupní · elektrodě 4 ventilu, zatímco a, b a d jsou odpovídající logické proměnné na vstupech 3’”, 3’ a 3. Napětí logické „0“ se objeví na výstupní elektrodě 4, tzn. logická proměnná C nabývá hodnoty „0“ p°uze · teMy, jestli že za prvé — logická proměnná „a“ nabývá hodnoty „1“, nebo za druhé, nejméně · jedna z logických proměnných „b“ a „d“ nabývá hodnota „1“. Při ostatních kombinacích hodnot proměnných ·„a“, „b“ a „d“ má · proměnná ,,C“ hodnotu logické „1“.
Všechny výše popsané logické ventily mohou být využity při sestavování složitých číslicových logických a paměťových · zařízení s použitím bezprostředních vazeb. · Nejvýraznější efekt využití daného· - vynálezu -může být dosažen při jeho využití k sestavení ' velkých integrovaných obvodů.
Integrovaný obvod podle vynálezu · může být vyroben podle jednoduché technologie ’ s použitím dvou operací difúze příměsí s pomocí tří až · čtyř fotošablon. Takovýto obvod, vytvořený například v monokrystalické podložce bez epitaxní vrstvy s měrným odporem řádově 10 ohm . cm při využití obyčejných fotošablon s minimálními rozměry okének kolem 4 až 5 · μζη, zaujímá na krystalu plochu řádově několika stovek čtverečních /an a je charakterizován násobkem zpoždění signálu a rozptýleného výkonu (prací přepínání) řádově · 102 pJ.
Claims (4)
- PŘEDMĚT VYNÁLEZU1. Integrovaný logieký obvod se spínacím tranzistorem řízeným elektrickým polem, k němuž je připojen proudový generátor, vstupní a výstupní elektrody, připojené k řídicí elektrodě a sběrné elektrodě tranzistoru řízeného elektrickým · polem a elek5 trody napájecího obvodu, z nichž jedna je připojena к proudovému generátoru a druhá ke zdrojové elektrodě tranzistoru řízeného elektrickým polem, vyznačující se tím, že proudový generátor tvoří tranzistor (2) řízený elektrickým polem s doplňkovým typem vodivosti, jeho řídicí elektroda (7) je spojena se zdrojovou elektrodou (8) spínacího tranzistoru (1) řízeného elektrickým polem, přičemž zdrojová elektroda (9) je připojena к jedné z elektrod (5) napájecího obvodu a sběrná elektroda (10) к řídicí elektrodě (11) spínacího tranzistoru (1) řízeného elektrickým polem.
- 2. Integrovaný logický obvod podle bodu 1, vyznačující se tím, že spínací tranzistor (1) řízený elektrickým polem je opatřen nejméně jednou doplňkovou řídicí elektrodou (1Г), připojenou к doplňkové vstupní elektrodě (3’) a tranzistor (2) řízený elektrickým polem s doplňkovým typem vodivosti je opatřen doplňkovými sběrnými elektrodami (10’) podle počtu doplňkových řídicích elektrod (1Г) spínacího tranzistoru (1) řízeného elektrickým polem.
- 3. Integrovaný logický obvod podle bodů 1 a 2, vyznačující se tím, že mezi sběrnou elektrodou (10) tranzistoru (2) řízeného elektrickým polem s doplňkovým typem vodivosti a řídicí elektrodou (11) spínacího tranzistoru (1) řízeného elektrickým polem je připojen nejméně jeden doplňkový tranzistor (13) řízený elektrickým polem s doplňkovým typem vodivosti a řídicí elektrodou spojenou se zdrojovou elektrodou (8) spínacího tranzistoru (1) řízeného elektrickým polem.
- 4. Integrovaný logický obvod podle bodu 1 se spínacím tranzistorem řízeným elektrickým polem v podobě planárního tranzistoru s řídicím p-n přechodem a vertikálním kanálem n případně p typu vodivosti, vyznačující se tím, že proudový generátor je proveden v podobě polem řízené struktury s řídicím p-n přechodem (16) a horizontálním kanálem (17) p případně n typu vodivosti v případě, je-li zdrojová elektroda (8) spínacího tranzistoru (1) řízeného elektrickým polem provedena jako substrát integrovaného obvodu n případně p typu vodivosti, nebo s vertikálním kanálem (18) p případně n typu vodivosti v případě, je-li substrát integrovaného obvodu p případně n typu vodivosti, přičemž oblasti sběrné elektrody (10) a zdrojové elektrody (9) polem řízené struktury jsou společné se závěrnou oblastí řídící elektrody (11) spínacího tranzistoru (1) řízeného elektrickým polem a substrátem integrovaného obvodu.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU772441813A SU602056A1 (ru) | 1977-01-10 | 1977-01-10 | Интегральный инвертор |
| SU772441910A SU633395A1 (ru) | 1977-01-10 | 1977-01-10 | Интегральна логическа схема |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS201645B1 true CS201645B1 (en) | 1980-11-28 |
Family
ID=26665610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS78114A CS201645B1 (en) | 1977-01-10 | 1978-01-05 | Integrated logical circuit |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4175240A (cs) |
| JP (1) | JPS53111287A (cs) |
| CH (1) | CH631298A5 (cs) |
| CS (1) | CS201645B1 (cs) |
| DD (1) | DD134585A1 (cs) |
| DE (1) | DE2800924C2 (cs) |
| FR (1) | FR2377094A1 (cs) |
| GB (1) | GB1557657A (cs) |
| NL (1) | NL7800133A (cs) |
| PL (1) | PL114678B1 (cs) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698653A (en) * | 1979-10-09 | 1987-10-06 | Cardwell Jr Walter T | Semiconductor devices controlled by depletion regions |
| US4638344A (en) * | 1979-10-09 | 1987-01-20 | Cardwell Jr Walter T | Junction field-effect transistor controlled by merged depletion regions |
| JPH0760997B2 (ja) * | 1986-06-09 | 1995-06-28 | 日本テキサス・インスツルメンツ株式会社 | 高耐圧出力回路 |
| JP3300593B2 (ja) * | 1995-06-15 | 2002-07-08 | 株式会社東芝 | 半導体集積回路装置 |
| WO2002007312A2 (en) | 2000-07-13 | 2002-01-24 | Isothermal Systems Research, Inc. | Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods of forming a power transistor |
| FI20150334A (fi) | 2015-01-14 | 2016-07-15 | Artto Mikael Aurola | Paranneltu puolijohdekokoonpano |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4065680A (en) * | 1974-07-11 | 1977-12-27 | Signetics Corporation | Collector-up logic transmission gates |
| DE2509530C2 (de) * | 1975-03-05 | 1985-05-23 | Ibm Deutschland Gmbh, 7000 Stuttgart | Halbleiteranordnung für die Grundbausteine eines hochintegrierbaren logischen Halbleiterschaltungskonzepts basierend auf Mehrfachkollektor-Umkehrtransistoren |
| JPS608628B2 (ja) * | 1976-07-05 | 1985-03-04 | ヤマハ株式会社 | 半導体集積回路装置 |
| US4053923A (en) * | 1976-09-23 | 1977-10-11 | Motorola, Inc. | Integrated logic elements with improved speed-power characteristics |
-
1977
- 1977-12-13 CH CH1526877A patent/CH631298A5/de not_active IP Right Cessation
-
1978
- 1978-01-03 US US05/866,626 patent/US4175240A/en not_active Expired - Lifetime
- 1978-01-04 PL PL1978203794A patent/PL114678B1/pl unknown
- 1978-01-05 CS CS78114A patent/CS201645B1/cs unknown
- 1978-01-05 NL NL7800133A patent/NL7800133A/xx active Search and Examination
- 1978-01-06 DD DD78203132A patent/DD134585A1/xx unknown
- 1978-01-09 FR FR7800440A patent/FR2377094A1/fr active Granted
- 1978-01-10 DE DE2800924A patent/DE2800924C2/de not_active Expired
- 1978-01-10 GB GB901/78A patent/GB1557657A/en not_active Expired
- 1978-01-10 JP JP146678A patent/JPS53111287A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| PL203794A1 (pl) | 1978-10-23 |
| CH631298A5 (de) | 1982-07-30 |
| FR2377094B1 (cs) | 1980-05-16 |
| DE2800924C2 (de) | 1982-10-28 |
| DE2800924A1 (de) | 1978-07-20 |
| DD134585A1 (de) | 1979-03-07 |
| PL114678B1 (en) | 1981-02-28 |
| FR2377094A1 (fr) | 1978-08-04 |
| JPS53111287A (en) | 1978-09-28 |
| GB1557657A (en) | 1979-12-12 |
| NL7800133A (nl) | 1978-07-12 |
| US4175240A (en) | 1979-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3943551A (en) | LSI array using field effect transistors of different conductivity type | |
| Trommer et al. | Reconfigurable nanowire transistors with multiple independent gates for efficient and programmable combinational circuits | |
| US3993918A (en) | Integrated circuits | |
| GB1460961A (en) | Logic integrated circuit | |
| US5684305A (en) | Pilot transistor for quasi-vertical DMOS device | |
| CS201645B1 (en) | Integrated logical circuit | |
| US4924119A (en) | Electrically programmable erasable inverter device with deprogramming limitation | |
| JPS608628B2 (ja) | 半導体集積回路装置 | |
| KR0133204B1 (ko) | 상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로 | |
| CA1111514A (en) | Multidrain metal-oxide-semiconductor field-effect device | |
| US4328509A (en) | Current hogging logic circuit with npn vertical reversal transistor and diode/pnp vertical transistor output | |
| EP0193842B1 (en) | Integrated semiconductor circuit with two epitaxial layers of different conductivity types | |
| CA1113614A (en) | Structure for logic circuits | |
| US4145621A (en) | Transistor logic circuits | |
| JPH0473301B2 (cs) | ||
| JPS61500339A (ja) | マルチ・ゲ−ト電界効果トランジスタ | |
| US3363154A (en) | Integrated circuit having active and passive components in same semiconductor region | |
| US4243895A (en) | Integrated injection circuit | |
| DE2038632C3 (de) | Integrierte dynamische, mit Taktimpulsen betriebene logische Verknüpfungsschaltung | |
| Rodgers et al. | Short-channel V-groove MOS (VMOS) logic | |
| GB954731A (en) | High gain transistor | |
| US3715637A (en) | Logic circuits employing complementary field-effect transistors in which the gate is insulated from the substrate | |
| SU602055A1 (ru) | Интегральный логический элемент | |
| CA1084596A (en) | Element for integrated logic circuits | |
| US4870471A (en) | Complementary metal-oxide semiconductor integrated circuit device with isolation |