Przedmiotem wynalazku jest scalony uklad lo¬ giczny o wysokim stopniu scalania.Wynalazek moze byc zastosowany w elektroni¬ cznych urzadzeniach cyfrowych, na przyklad, w mikroprocesorach.Znane sa scalone uklady logiczne, zawierajace pare tranzystorów bipolarnych o typie przewodni¬ ctwa wzajemnie dopelniajacym sie, z których jeden jest przelaczajacym , a drugi spelnia role generatora pradu. Sa to tak zwane uklady inje- kcyjne.Najbardziej bliskim, co do istoty technicznej, rozwiazaniem do rozwiazania technicznego, beda¬ cego przedmiotem niniejszego wynalazku, jest scalony uklad logiczny, zawierajacy przelaczajacy tranzystor polowy, dolaczony do niego generator pradu (tranzystor bipolarny), elektrody wejsciowa i wyjsciowa, dolaczone odpowiednio do bramki i drenu tranzystora polowego, i elektrody obwodu zasilajacego, z których jedna dolaczona jest do generatora pradu a druga — do zródla tran¬ zystora polowego.Ten uklad charakteryzuje sie stosunkowo duza wartoscia napiecia zasilajacego i duza wartoscia pracy przelaczania. Jest to wynikiem wykorzy¬ stania jako generatora pradu tranzystora bipo¬ larnego, który ma nieduzy wspólczynnik przeno¬ szenia pradu od emitera do kolektora i stosun¬ kowo duze napiecie otwarcia zlacza emiterowego, równe 0,7 V. 10 Celem wynalazku jest zmniejszenie napiecia za¬ silania i pracy na przelaczenie ukladu scalonego.Celem wynalazku jest równiez zapewnienie pro¬ stoty wytwarzania ukladu scalonego i minimali¬ zacja zajmowanej przez uklad scalony powierzchni.Zadaniem wynalazku jest natomiast zaprojekto¬ wanie scalonego ukladu logicznego, w którym ja¬ ko generator pradu bylby wykorzystywany ele¬ ment, umozliwiajacy zmniejszenie napiecia zasi¬ lania i pracy traconej na przelaczenie ukladu scalonego, bez koniecznosci zastosowania bardziej skomplikowanych rozwiazan i 'bez zwiekszenia zaj¬ mowanej przez uklad scalony powierzchni.Zadanie zostalo zrealizowane w wyniku zapro- 1S jektowania scalonego ukladu logicznego, zawiera¬ jacego przelaczajacy tranzystor polowy, dolaczony do niego generator pradu, elektrody wejsciowa i wyjsciowa, dolaczone odpowiednio do bramki i drenu tranzystora polowego, elektrody obwodu zasilania, z których jedna dolaczona jest do ge- 20 neratora pradu, a druga — do zródla tranzystora polowego. Wedlug wynalazku generator pradu zrealizowany jest jako tranzystor polowy o uzu¬ pelniajacym typie przewodnictwa, którego bramka 25 jest dolaczona do zródla przelaczajacego tranzy¬ stora polowego, zródlo jest dolaczone do jednej z elektrod obwodu zasilania, a dren — do bramki tranzystora przelaczajacego.Celem rozszerzenia mozliwosci funkcjonalnych scalonego ukladu logicznego celowym jest wypo- 30 114 678114 678 3 '4 sazenie tranzystora przelaczajacego w co najmniej jedna dodatkowa bramke, dolaczona do dodatko¬ wej elektrody wejsciowej, a tranzystora polowego o uzupelniajacym typie przewodnictwa — w do¬ datkowe dreny, których liczba jest równa liczbie dodatkowych bramek.W tym przypadku, gdy w takiej strukturze pól¬ przewodnikowej kanal pionowy o przewodnictwie typu n (p) uksztaltowany jest na podlozu o prze¬ wodnictwie typu p (n), generator pradu celowym jest zrealizowac w postaci struktury polowej / kanalem pionowym o przewodnictwie typu p (n).Istota wynalazku w dalszym opisie wyjasniona jest na przykladzie realizacji wynalazku w opar^ ciu o zalaczony rysunek, na którym fig. 1 przed¬ stawia elektryczny schemat ideowy scalonego ukladu logicznego wedlug wynalazku, fig. 2 — ele¬ ktryczny schemat ideowy scalonego ukladu lo¬ gicznego, wykorzystywanego jako zawór elektro¬ niczny, fig. 3 — strukture pólprzewodnikowa zaworu elektronicznego z fig. 2 w widoku i góry, w sposób schematyczny, fig. 4 — elektry¬ czny schemat ideowy zaworu elektronicznego dwu- wejsciowego, fig. 5 — elektryczny schemat ide¬ owy zaworu elektronicznego o trzech wejsciach, fig. 6 — strukture pólprzewodnikowa inwertera z generatorem pradu w postaci tranzystora po¬ lowego- z kanalem poziomym w przekroju piono¬ wym, a fig. 7 — przedstawia strukture pólprze¬ wodnikowa inwertera z generatorem pradu w po¬ staci tranzystora polowego z kanalem pionowym.Na figurze 1 przedstawiony jest ideowy schemat elektryczny najprostszego przykladu realizacji sca¬ lonego ukladu logicznego wedlug wynalazku, a (mianowicie — inwertera logicznego. Inwerter logi¬ czny zawiera przelaczajacy tranzystor polowy 1 z kanalem o przewodnictwie typu n, generator pra¬ du 2, zrealizowany w postaci tranzystora polo¬ wego, oznaczany dalej jako tranzystor 2, z ka¬ nalem o przewodnictwie typu p, to znaczy o przewodnictwie uzupelniajacego rodzaju w stosun¬ ku do przewodnictwa tranzystora 1, elektrode wejsciowa 3, elektrode wyjsciowa 4 i elektrody 5, 6 obwodu zasilania.Bramka 7 tranzystora 2 polaczona jest ze zró¬ dlem 8 tranzystora 1, zródlo 9 tranzystora 2 do¬ laczone jest do elektrody 5 obwodu zasilania, a dren 10 — do bramki U tranzystora 1 i do wej¬ sciowej elektrody 3. Uziemiona elektroda 6 ob¬ wodu zasilania (nie pokazanego na rysunku) do¬ laczona jest do bramiki 7 tranzystora 2 i do zró¬ dla 8 tranzystora 1. Dren 12 tranzystora 1 pola¬ czony jest z elektroda wyjsciowa 4.Na figurze 2 przedstawiony jest ideowy sche¬ mat elektryczny bardziej zlozonego ukladu sca¬ lonego wedlug wynalazku, a mianowicie zaworu logicznego LUB-NIE/I-NIE. Zawór logiczny w od¬ róznieniu od inwertera, przedstawionego na fig. 1. zawiera dodatkowa bramke 11* w tranzystorze % dolaczona do dodatkowej elektrody wejsciowej 3' i do dodatkowego drenu 10* tranzystora 2.Na figurze 2 przedstawiony jest uklad logiczny o jednej dodatkowej bramce 11'9 jednakze nalezy miec na uwadze, ze moze ich byc wiecej i sa one dolaczane w taki saim sposób, co i bramka ii'.Na fig. 3 w sposób schematyczny przedstawiono korzystny przyklad realizacji struktury pólprze¬ wodnikowej zaworu logicznego, którego schemat elektryczny przedstawiony jest na fig. 2.Na figurze 3 i na nastepnych figurach, na któ¬ rych sa przedstawione struktury pólprzewodni¬ kowe, oznaczenia liczbowe sa takie same jak i na figurach, na których sa przedstawione odpowied¬ nie schematy elektryczne. Zródlo 8 i bramka 7 polsrywaja sie z podlozem o przewodnictwie typu n oikladu scalonego.W podlozu uksztaltowany jest obszar dyfuzyjny o przewodnictwie typu p, spelniajacy role zródla 9. Do tego obszaru przylegaja dwa obszary o prze¬ wodnictwie typu p, tworzace kanaly 13 i 13' tran¬ zystora 2. Do kazdego z tych obszarów przylega jeden obszar o przewodnictwie typu p, z których kazdy stanowi bramke 11 lub 11* tranzystora 1 i dren 10 lub 10* tranzystora 2. Na tych obszarach uksztaltowane sa kontakty metaliczne polaczone z elektrodami wejsciowymi 3 i 3\ Poza tym w podlozu uksztaltowane sa dwa obszary o przewod¬ nictwie typu n, z których jeden czesciowo po¬ krywa sie z obszarem o przewodnictwie typu p, spelnia funkcje drenu 12 tranzystora 1 i wypo¬ sazony jest w kontakt metaliczny, polaczony z elektroda wyjsciowa 4, a drugi tworzy styk rezystywny z podlozem i polaczony jest • z ele¬ ktroda uziemiona 6.Uklad logiczny w przykladzie wykonania, przed¬ stawionym na fig. 4, rózni sie od ukladu logicz¬ nego, przedstawionego na fig. 1 tym, ze zawiera dwa dodatkowe tranzystory polowe 13 o takim typie przewodnictwa, który jest uzupelniajacym w stosunku do przewodnictwa tranzystora 1, po¬ laczone ze soba szeregowo i zalaczone miedzy dre¬ nem 10 tranzystora 2 i bramka 11 tranzystora 1.Zródlo drugiego dodatkowego tranzystora 13 po¬ laczone jest z dodatkowa elektroda wejsciowa 3".Uklad scalony w przykladzie realizacji, przed¬ stawionym na fig. 5, w odróznieniu od ukladu 10 15 20 25 30 35 40 45 50 55 10 Celem utworzenia wielowejsciowych scalonych - ukladów logicznych korzystnym jest zalaczenie miedzy drenem tranzystora o uzupelniajacym typie przewodnictwa i bramka tranzystora przelaczajace- 1 go co najmniej jednego dodatkowego tranzystora polowego o uzupelniajacym typie przewodnictwa, którego bramka jest polaczona ze zródlem prze¬ laczajacego tranzystora polowego.' Przy wytwarzaniu struktury pólprzewodnikowej scalonego ukladu logicznego z przelaczajacym tranzystorem w postaci planarnego tranzystora polowego ze sterujacym zlaczem p-n, kanalem pio¬ nowym o przewodnictwie typu nN postaci podloza o przewodnictwie typu n (p) sca¬ lonego ukladu logicznego, korzystnym jest, gdy generator pradu jest zrealizowany jako struktura polowa ze sterujacym zlaczem p-n i kanalem po¬ ziomym o przewodnictwie typu p (n), którego obszary drenu i zródla pokrywaja sie odpowiednio • z obszarem bramki tranzystora przelaczajacego i podlozem ukladu scalonego.5 zrealizowanego wedlug przykladu realizacji, przed- stawionym na fig. 4, zawiera tranzystor 2' o 0, dwóch drenach 10 i. 10'. Miedzy tymi drenami 10 i 10' a braimka 11 sa zalaczone polaczone ze soba równolegle dwa dodatkowe tranzystory po¬ lowe 13 o typie przewodnictwa uzupelniajacym w stosunku do typu przewodnictwa tranzystora przelaczajacego 1. Do bramki 11 dolaczona jest dodatkowa elektroda wejsciowa 3'".Na figurze 6 w sposób schematyczny przedsta¬ wiona jest struktura pólprzewodnikowa ukladu logicznego — inwertera, którego elektryczny sche¬ mat ideowy przedstawiony jest na fig. 1. Przela¬ czajacy tranzystor 1 jest zrealizowany w postaci struktury planarnej ze sterujacym zlaczem p-n 14, z kanalem pionowym 15 p przewodnictwie typu n, z bramka o przewodnictwie typu p, zró¬ dlem 8, pokrywajacym sie z podlozem o przewod¬ nictwie typu n (p) ukladu scalonego. Generator pradu jest zrealizowany' w postaci struktury po¬ lowej ze sterujacym zlaczem -p-n 16 i kanalem poziomym . 7 o przewodnictwie typu p, którego obszar drenu (dren 10) pokrywa sie z obszarem bramki (bramka 11), a obszar bramki (bramka 7) pokrywa sie z obszarem zródla (zródlo 8) i z pod¬ lozem 5 ukladu scalonego.Uklad scalony wedlug opisanego wyzej przykla¬ du realizacji moze byc równiez zrealizowany na podlozu o przewodnictwie typu n+ (na rysunkach nie pokazane), na którym utworzona jest warstwa o przewodnictwie typu n o duzej rezystywnosci.W tym przypadku element przelaczajacy przed¬ stawia soba równolegle polaczone tranzystor po¬ lowy i tranzystor bipolarny w zalaczeniu odwró¬ conym.Przedstawiona na fig. 7 struktura pólprzewod¬ nikowa realizuje taki sam inwerter, jak i stru¬ ktura, przedstawiona na fig. 6, jednakze charak¬ teryzuje sie wieksza liczba elementów przypada¬ jacych na jednostke objetosci. W odróznieniu od ukladu scalonego zrealizowanego wedlug poprze¬ dniego' przykladu realizacji w ukladzie, zrealizo¬ wanym wedlug ukladu, przedstawionym na fig. 7, podloze ma przewodnictwo typu p, to znaczy przeciwnego do typu przewodnictwa obszaru zró¬ dla 8 tranzystora przelaczajacego, nalozonego na obszar bramki 7. Generator pradu jest wykonany w postaci struktury polowej z kanalem pionowym 18 i zródlem 9, nalozonym na podloze o przewod¬ nictwie typu p (n) ukladu scalonego. Rozmieszcze¬ nie zródla 9 w podlozu pozwolilo elektrode 5 ob wodu zasilania wyprowadzic na przeciwlegla po¬ wierzchnie struktury, co umozliwilo, z kolei, zmniejszenie powierzchni, zajmowanej przez uklad scalony.Scalony uklad logiczny, przedstawiony na fig; 1, 6, 7, pracuje w sposób nastepujacy.Do elektrody 6, a wiec i do zródla 8 tranzysto¬ ra 1 i bramki 7 tranzystora 2 przyklada sie po¬ tencjal równy 0V. Do elektrody 5, a wiec i do zródla 9 tranzystora 2 przyklada sie niewielkie napiecie dodatnie: 0,2—0,5 V. Przy tym przez kanal 17 od zródla 9 doi dremu 10 tranzystora 1 struktury przedstawionej na fig. 6 przeplywa prad zasilania. Tranzystor 2 pracuje w trybie genera- 678 6 tora pradu. Jesli do elektrody wejsciowej 3 przy¬ lozone jest napiecie, równe 0 V, odpowiadajace logicznemu zeru, to prad zasilania przeplywa przez obwód, zamykajacy sie przez obwód zewnetrzny, 5 dolaczony do elektrody 3 (nie pokazany na fig. 1) do „ziemi". Przy tym do bramki 11 tranzystora 1 przylozone jest napiecie równe 0 V. Zlacze ste¬ rujace p-n jest w stanie odciecia (nie przewodzi pradu) a obszar kanalu 15 pokrywa sie z obsza- 10 rem ladunku objetosciowego tego zlacza p-n 14.W tym przypadku tranzystor 1 jest w stanie od¬ ciecia, a do elektrody wyjsciowej 4 ukladu scalo¬ nego przylozone jest napiecie nieco mniejsze (0,1 —0,4 V), niz do elektrody 5 (jesli do wyjscia 4 15 dolaczone jest wejscie elementu analogicznego) to znaczy napiecie, odpowiadajace jedynce logicznej.Jesli do elektrody wejsciowej 3 przylozone jest napiecie, odpowiadajace jedynce logicznej, to prad zasilania przeplywajacy przez kanal 17 tranzysto- 20 ra 2, przeplywa przez obwód, zamykajacy sie przez zlacze sterujace p-n 14 tranzystora 1. Przy tym do bramki 11 przylozone jest napiecie odpo¬ wiadajace jedynce logicznej, tranzystor 1 znajduje ra 2, przeplywa przez obwód, zarnytojacy sie 25 sciowej 4 ukladu scalonego jest przylozone na¬ piecie odpowiadajace zeru logicznemu.W ten sposób uklad logiczny wedlug najprost¬ szego przykladu realizacji, realizuje operacje lo¬ giczna NIE, Opisany w oparciu o dany przyklad 30 realizacji wynalazku uklad scalony jest najpro¬ stszym elementem, z którego moga byc zbudowane bardziej skomplikowane scalone uklady logiczne i urzadzenia pamieci. Przy tym wszystkie zródla najprostszych elemetów sa laczone we wspólnym 35 podlozu. W takich urzadzeniach nie 'ma potrzeby stosowania specjalnych srodków, skierowanych na izolowanie poszczególnych elementów. Skompliko¬ wane uklady scalone, zbudowane z wielkiej liczby inwerterów, podobnych do opisanego powyzej, 40 moga byc zrealizowane na monokrystalicznym po¬ dlozu pólprzewodnikowym bez warstwy epita- kcjalnej.W strukturze pólprzewodnikowej przedstawionej na fig. 7, tranzystor 2 (generator pradu) wykona- 45 ny jest z kanalem pionowym 18, co pozwala do¬ prowadzac prad zasilania ukladu scalonego do dolnej powierzchni plytki i usunac z górnej po¬ wierzchni plytki warstwe metalizacji obwodu za¬ silania, a wiec ulatwia sie realizacje sprzezen 50 tarciowych w duzym ukladzie scalonym, co z ko¬ lei, doprowadza do tego, ze wieksza liczba ele¬ mentów zostaje wkomponowana w jednostke ob¬ jetosci.Bardziej skomplikowany uklad scalony, zreali- 55 zowany wedlug przykladu realizacji wynalazku, przedstawionego na fig. 2, 3 pracuje jako 'zawór elektroniczny w sposób nastepujacy. Tak samo, jak i w inwerterze, w zaworze logicznym do ele¬ ktrod 5, 6 doprowadza sie odpowiednio potencjaly 60 dodatni (rzedu 0,2—0y5V) i zerowy, Przy tym przez kanaly 13 i 13' od zródla 9 ku drenowi 10 i 10' przeplywaja prady zasilania. Jesli na elektrodach wejsciowych 3 i 3' obecne jest napiecie, odpowia¬ dajace zeru logicznemu, wówczas prady zasilania, 65 przeplywajace przez kanaly 13 i 13' odprowadza-114 678 8 ne sa ku „ziemi" przez obwody zewnetrzne, dola¬ czone do wejsc 3 i 3' (obwody zewnetrzne na fig. 2, 3 nie sa pokazane). Przy tym na bramkach 11 i IV obecne jest napiecie, prawie równe zeru, i obszar o przewodnictwie typu n, znajdujacy sie pomiedzy obszarami bramek 11 i 11', pokrywa sie calkowicie z obszarem ladunku objetosciowego. W danym przypadku tranzystor przelaczajacy 1 nie przewodzi (znajduje sie w stanie odciecia) i na elektrodzie wyjsciowej 4 ukladu scalonego obecne jest napiecie, odpowiadajace jedynce logicznej.Jesli na jednej z elektrod wejsciowych 3, 4, na przyklad, na elektrodzie 3, obecne jest napiecie, odpowiadajace jedynce logicznej, wówczas prad zasilania, przeplywajacy przez kanal 13 genera¬ tora pradu przeplywa przez zlacze sterujace p-n obszaru bramki 11. Przy tym czesc obszaru, znajdujaca sie miedzy obszarami bramek 11 i 11' i przylegajaca do obszaru 11 zostaje uwolniona z ladunku objetosciowego, tranzystor 1 przechodzi w stan przewodzenia, a na elektrodzie wyjsciowej 5 ukladu scalonego pojawia sie napiecie, odpo¬ wiadajace zeru logicznemu. W ten sposób w przy¬ padku, gdy odstep miedzy obszarami bramek 11 i 11' jest równy podwojonej grubosci warstwy laduku objetosciowego sterujacego zlacza p-n bramka—zródlo, zawór logiczny realizuje funkcje logiczna LUB—NIE.Jesli odstep miedzy obszarami bramek 11 i 11' jest mniejszy lub równy grubosci warstwy ladun¬ ku objetosciowego zlacza p-n bramka—zródlo, wówczas zawór logiczny realizuje fukcje logiczna I—NIE. Tranzystor przelaczajacy 1 znajduje sie w stanie przewodzenia i na elektrodzie wyjscio¬ wej 4 ukladu scalonego obecne jest napiecie od¬ powiadajace zeru logicznemu tylko wówczas, gdy na obu elektrodach wejsciowych 3 i 3' obecne beda napiecia, odpowiadajace jedynce logicznej.Przy dowolnych innych kombinacjach napiec wej¬ sciowych, odpowiadajacych jedynce logicznej lub zeru logicznemu, na elektrodach wejsciowych 3 i 3', obszar o przewodnictwie typu n, usytuowany miedzy obszarami bramek 11 i 11' bedzie stano¬ wil obszar—warstwe ladunku objetosciowego.Uklad logiczny, bedacy zaworem logicznym, zre¬ alizowany zgodnie z przykladem realizacji wy¬ nalazku, przedstawionym na fig. 4 realizuje fun¬ kcje logiczna I—NIE dla dwóch zmiennych wej¬ sciowych. Napiecie, odpowiadajace zeru logiczne¬ mu, pojawia sie na wyjsciu 4 danego zaworu tylko wówczas, gdy na obydwu wejsciach 3 i 3" obecne jest napiecie, odpowiadajace jedynce lo¬ gicznej. Przy dowolnych innych kombinacjach na¬ piec na wejsciach 3 i 3' na wyjsciu zaworu (na elektrodzie 4) obecne jest napiecie, odpowiadajace jedynce logicznej. Jesli, na przyklad, na wejsciu 3 obecne jest napiecie, odpowiadajace zeru logi¬ cznemu, a na wejsciu 3" — napiecie, odpowiada¬ jace jedynce logicznej, to prad zasilania, przeply¬ wajacy przez obszar drenu 10 tranzystora 2, prze¬ plywa przez obwód, zamykajacy sie przez obwody zewnetrzne (na rysunku nie pokazane) do „ziemi" i nie dochodzi do bramki 11 tranzystora przeply¬ wajacego 1. W wyniku tranzystor 1 jest w stanie odcietym, a na jego obszarze drenu 12, a wiec i na elektrodzie wyjsciowej 4 zaworu, obecne jest napiecie, odpowiadajace jedynce logicznej. Prad zasilania nie dociera do obszaru bramki 11 tran¬ zystora 1 równiez wówczas, gdy napiecie, odpo- 5 wiiadajace zeru logicznemu obecne jest tylko na wejsciu 3" albo tez na obu wejsciach 3 i 3".Zawór logiczny, zrealizowany zgodnie z przy¬ kladem realizacji wynalazku, przedstawionym na fig. 5, realizuje funkcje logiczna C = a. (b + d), 10 gdzie C — zmienna logiczna na elektrodzie wyj¬ sciowej 4 zaworu, a, b, d— odpowiednio zimienne logiczne na wejsciach 3'", 3' i 3. Napiecie, odpo¬ wiadajace zeru logicznemu, pojawia sie na ele¬ ktrodzie 4, to znaczy zmienna logiczna C przybie- 15 ra wartosc zera, tylko wówczas, gdy, po pierwsze, zmienna logiczna a przybiera wartosc jedynki, i, po drugie, przynajmniej jedna ze zmiennych lo¬ gicznych b lub d przybiera wartosc jedynki. Przy innych kombinacjach wartosci zmiennych a, b, d zmienna c przybiera wartosc jedynki logicznej.Wszystkie opisane powyzej zawory logiczne mo¬ ga byc zastosowane przy konstruowaniu skompli¬ kowanych cyfrowych urzadzen logicznych i urza¬ dzen pamieci o sprzezeniu bezposrednim. Najwie¬ kszy efekt z zastosowania opisanego wynalazku 25 moze byc uzyskany przy zastosowaniu wynalazku przy konstruowaniu duzych ukladów scalonych.Uklad scalony wedlug wynalazku moze byc wytworzony przy zastosowaniu prostej technolo¬ gii, polegajacej na realizacji dwóch operacji dy¬ fuzji domieszek za pomoca trzech—czterech sza¬ blonów—masek. Taki uklad uksztaltowany, na przyklad, w podlozu mónokrystalicznym bez war¬ stwy epitaksjalnej o rezystywnosci wlasciwej rze¬ du 10 [Q • cm] przy wykorzystaniu zwyklych ma¬ sek — fotoszablonów o minimalnych wymiarach otworów okolo 4—5 jun, zajimuje powierzchnie na podlozu mónokrystalicznym rzedu kilkuset firn2 i charakteryzuje sie iloczynem czasu opóznienia sygnalu przez moc rozproszona (praca na przela- 30 35 40 czenie) rzedu 10-2 [pj.] Zastrzezenia patentowe 1. Scalony uklad logiczny, zawierajacy przela- 45 czajacy tranzystor polowy, dolaczony do niego generator pradu, wejsciowa i wyjsciowa elektrody dolaczone odpowiednio do bramki i drenu tran¬ zystora polowego, oraz elektrody obwodu zasila¬ no nia, z których jedna elektroda obwodu zasilania jest dolaczona do generatora pradu a druga do zródla tranzystora polowego, znamienny tym, ze generator pradu jest wykonany w postaci tran¬ zystora polowego (2) o przewodnictwie typu uzu- 55 pelniajacego, którego bramka (7) jest polaczona ze zródlem (8) przelaczajacego tranzystora polowe¬ go (1) zródlo (9) dolaczone jest do jednej z ele¬ ktrod (5) obwodu zasilania, a dren (10) — do bramki (11) przelaczajacego tranzystora polowe- 60 go (1). 2. Uklad wedlug zastrz. 1, znamienny tym, ze przelaczajacy tranzystor polowy (1) jest zaopatrzo¬ ny co najmniej w jedna dodatkowa bramke (11), dolaczona do dodatkowej elektrody wejsciowej (3), 65 a tranzystor polowy (2) o przewodnictwie typu114 678 uzupelniajacego jest wyposazony w dodatkowe dre¬ ny (10), których liczba równa jest liczbie dodat¬ kowych bramek (11) tranzystora przelaczajacego (1). 3. Uklad wedlug zastrz. 1 albo 2, znamienny tym, ze miedzy drenem (10) tranzystora polowego (2) o przewodnictwie typu uzupelniajacego i bram¬ ka (11) przelaczajacego tranzystora polowego (1) zalaczony jest co najmniej jeden dodatkowy tran¬ zystor polowy (13) o przewodnictwie typu uzu¬ pelniajacego, którego bramka jest polaczona ze zródlem (8) przelaczajacego tranzystora (1). 4. Uklad wedlug zastrz. 1, z przelaczajacym tranzystorem polowym zrealizowanym w postaci 10 tranzystora planarnego ze zlaczem sterujacym p-n, i kanalem pionowym o przewodnictwie typu n(p), znamienny tym,* ze generator pradu jest zre¬ alizowany w posaci struktury polowej ze zlaczem sterujacym p-n (16) i kanalem poziomym (17) o przewodnictwie typu p(n) wówczas, gdy zródlo (8) przelaczajacego tranzystora polowego (1) jest wy¬ konane w postaci podloza uikladu scalonego o przewodnictwie typu n(p) lub z kanalem piono¬ wym (18) o przewodnictwie typu p(n), przy tym obszary bramki i zródla (9, 10) struktury polowej pokrywaja sie odpowiednio z obszarem bramki (11) tranzystora przelaczajacego (1) i podlozem ukladu scalonego. *r M FIB.l jcLmI J 3" \ 5 k* i f u h n no. 4 ^s 3,3' 3? 4l rm.5 ^s ns.B \fiui6 p fy ' H 7 6 riB.7 PL PL