CN2653693Y - 芯片封装结构 - Google Patents

芯片封装结构 Download PDF

Info

Publication number
CN2653693Y
CN2653693Y CN 03238410 CN03238410U CN2653693Y CN 2653693 Y CN2653693 Y CN 2653693Y CN 03238410 CN03238410 CN 03238410 CN 03238410 U CN03238410 U CN 03238410U CN 2653693 Y CN2653693 Y CN 2653693Y
Authority
CN
China
Prior art keywords
substrate
chip
lead
perforation
joint sheet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN 03238410
Other languages
English (en)
Inventor
李怡增
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Priority to CN 03238410 priority Critical patent/CN2653693Y/zh
Application granted granted Critical
Publication of CN2653693Y publication Critical patent/CN2653693Y/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

本实用新型公开了一种芯片封装结构，该结构包括基板、芯片、多个凸块、多条导线及绝缘材料，其中基板具有一第一表面及对应的一第二表面，基板还具有一贯孔，贯穿基板。一芯片配合基板的贯孔的位置而配置在基板的第一表面上。芯片透过凸块与基板的第一表面接合。导线穿过基板的贯孔，且导线的一端接合在芯片上，而导线的另一端接合在基板的第二表面上。绝缘材料填入于芯片与基板之间及基板的贯孔中，并包覆导线及凸块。

Description

芯片封装结构
技术领域
本实用新型涉及一种芯片封装结构，特别涉及一种打线工艺与覆片工艺并用的芯片封装结构。
背景技术
在半导体产业中，在集成电路(Integrated Circuits，IC)设计完成之后，便会将电路图送至晶片厂，进行电路的制作，通过掺杂(doping)、金属沉积(metal deposition)、光刻(photolithography and etching)、介电层沉积(dielectricdeposition)等步骤，便制作出具有图案化线路的晶片。之后，必须将晶片传送至封装厂进行封装工艺，比如可以利用导线或是凸块使芯片与基板电性连接，并通过封装的步骤，以保护芯片及芯片与基板之间作为电性连接的部份。
参照图1，其示出传统芯片封装结构的截面示意图。芯片110以其背面112并通过银胶120贴附到基板130的上表面132上，并通过导线140使芯片110与基板130电性连接，而绝缘材料150包覆芯片110及导线140，以保护芯片110并避免导线140之间产生短路的情况。另外，接点160植接在基板130之下表面134上，并且通过接点160，基板130可以与外界电路作电性连接，其中接点160可为焊球(ball)、针脚(pin)或电极块等导电结构。
同样参照图1，在上述的芯片封装结构100中，由于导线140的长度很长(约大于130mil(千分之一英寸))，并且径宽很细(小于1.2mil)，故导线140与芯片110或基板130之内的线路将会产生阻抗不匹配的情形，导致信号会快速地衰减，如此将造成信号的读取发生错误。另外，若芯片在进行高频运作时，将会伴随产生严重地电感电容寄生效应现象，以致产生信号反射的情形。
参照图2，其示出传统芯片封装结构的截面示意图。芯片210通过凸块220接合到基板230的上表面232上，并与基板230电性连接，而绝缘材料240填入到芯片210与基板230之间，并包覆凸块220。另外，接点250植接在基板230的下表面234上，并且通过接点250，基板230可以与外界电路电性连接，其中接点250亦可为焊球、针脚或电极块等导电结构。
同样参照图2，在上述的芯片封装结构200中，由于凸块220均集中于基板230上的芯片置放区域，所以必须在基板230的很小的面积内形成数目很多的接合垫，用以与凸块220作电性及机械性连接。此外，若是在芯片210的面积过大的情况下，而要填入绝缘材料240到芯片210与基板230之间的间隙时，容易产生空孔的问题，因而降低芯片封装工艺的合格率。
同时参照图1和2，在上述的芯片封装结构100、200中，由于基板130、230的用于与芯片110、210电性连接的接合垫136、236均配置在基板130、230的上表面132、232上，如此将会导致基板130、230的线路均高集成度地集中在基板130、230的上表面132、232上，当这些线路在传递信号时，线路与线路之间极易发生串音(cross talk)的现象。此外，为了制作出高密度线路的基板，低成本的压合(laminate)技术便不适用，此时必须采用高成本的增层(built-up)技术，才能制作出适用之高密度线路的基板。另外，位于基板130、230之上表面132、232上的接合垫136、236必须通过基板130、230之导通孔(未示出)才能与基板130、230之下表面134、234上的接合垫138、238作电性连接。因此，信号的传递必须经过基板130、230的导通孔才能传递至基板130、230的下表面134、234。这样，基板130、230还必须利用很多的空间来配置这些导通孔，使得基板130、230的面积无法进一步地缩小。
实用新型内容
有鉴于此，本实用新型的目的之一是提出一种芯片封装结构，可以改善基板的电性效能，进而提升芯片在封装后的电性效能。
本实用新型的目的之二是提出一种芯片封装结构，可以利用低成本的压合法所制作出的基板，用以降低芯片的封装成本。
本实用新型的目的之三是提出一种芯片封装结构，用以降低传统的绝缘材料填入在芯片与基板间产生空孔的问题。
在叙述本实用新型之前，先对空间介词的用法做界定，所谓空间介词“上”指两物的空间关系为可接触或不可接触均可。举例而言，A物在B物上，所表达的意思为A物可以直接配置在B物上，A物也可与B物接触；或者A物配置在B物上的空间中，A物没有与B物接触。
为达本实用新型的上述目的，提出一种芯片封装结构，至少包括一基板、一芯片、多个凸块、多条导线、一绝缘材料及多个接点。其中，基板具有一第一表面及对应的一第二表面，基板还具有一贯孔，贯穿基板，基板还具有多个第一基板接合垫及多个第二基板接合垫，第一基板接合垫位于基板的第一表面上，且靠近贯孔的周围，第二基板接合垫位于基板的第二表面上，且靠近贯孔的周围。芯片配合贯孔的位置而配置在基板的第一表面上，芯片具有一有源表面、多个第一芯片接合垫及多个第二芯片接合垫，第二芯片接合垫配置在芯片的有源表面的中间区域上，而第一芯片接合垫环绕于芯片的有源表面的周边区域上。每一凸块分别接合第一芯片接合垫之一及第一基板接合垫之一。每一导线穿过基板的贯孔，且每一导线的一端接合第二芯片接合垫之一，而每一导线的另一端接合第二基板接合垫之一。绝缘材料位于芯片与基板之间及贯孔中，并包覆导线及凸块。接点接合于基板的第一表面上，并与基板电性连接。
另外，芯片与基板之间的高频信号传递可以通过第一基板接合垫及第一芯片接合垫，并且基板可以用低成本的压合法(laminate)的方式制成。
基于上述，本实用新型的芯片封装结构使得芯片的高频电性需求的信号可以通过凸块来传递至基板之下表面，并将无须高频电性需求之信号(例如电源或接地等)通过导线来传递至基板的上表面，在经由基板的导通孔来传递至基板的下表面。因此，对于高频电性需求的信号仅需通过基板的下表面的单一图案化线路层而直接连接到接点，而无须依序通过基板的上层图案化线路层、导通孔及下层图案化线路层而到达接点。
因此，本实用新型的芯片封装结构除可有效地缩短信号的传输路径，因而提升芯片在封装后之电性效能以外，更可对应减少基板的导通孔的数目，因而相对缩小基板的面积。此外，本实用新型的芯片封装结构，基板的第一表面及第二表面上均具有与芯片电性连接的基板接合垫，因此可以降低与基板接合垫连接的线路密集度，故可以减少串音(cross talk)或噪声的产生，而提高电性效能。另外，本实用新型的芯片封装结构，由于线路密集度并不会太高，因此可以利用低成本的压合法(lamination)便可以制作出适用于本封装结构的基板，而不需利用高成本的增层法(built-up)。
为让本实用新型的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明。
附图说明
图1示出传统芯片封装结构的截面示意图。
图2示出传统芯片封装结构的截面示意图。
图3A至图3F示出依照本实用新型一优选实施例的芯片封装模块制造工艺的截面示意图。
图4示出依照本实用新型第二优选实施例的芯片封装模块的截面示意图。
图5示出依照本实用新型第三优选实施例的芯片封装模块的截面示意图。
图6示出依照本实用新型第四优选实施例的芯片封装模块的截面示意图。
其中，附图标记的说明如下，
110：芯片                112：背面
120：银胶                130：基板
132：上表面              134：下表面
140：导线                150：绝缘材料
1 60：接点               210：芯片
220：凸块                230：基板
232：上表面              234：下表面
240：绝缘材料            250：接点
300：基板                311：介电层
312：介电层              313：介电层
321：图案化金属层        322：图案化金属层
323：图案化金属层        324：图案化金属层
332：导电插塞            334：导电插塞
341：焊罩层              342：焊罩层
343：开口                344：开口
350：贯孔                352：第一表面
354：第二表面          362：基板导线接合垫
364：基板凸块接合垫    366：基板接点接合垫
400：芯片              410：有源表面
412：芯片凸块接合垫    414：芯片导线接合垫
450：凸块              510：绝缘材料
520：导线              530：绝缘材料
531：绝缘材料          540：接点
550：散热构件          600：芯片封装结构
610：芯片封装结构      700：基板
750：贯孔              752：第一表面
754：第二表面          762：基板导线接合垫
764：基板凸块接合垫    766：基板接点接合垫
800：芯片              812：芯片凸块接合垫
814：芯片导线接合垫    850：凸块
920：导线              950：接点
具体实施方式
第一优选实施例
参照图3A至图3F，其示出依照本实用新型第一优选实施例的芯片封装模块制造工艺的截面示意图。首先，如图3A所示，先提供一基板300，其中基板300包括三层介电层311、312、313及四层图案化金属层321、322、323、324，其中图案化金属层321、322、323、324依序相互重迭，而介电层311、312、313分别配置在两个相邻的图案化金属层321、322、323、324之间，用以电性隔离图案化金属层321、322、323、324。基板300还具有导电插塞332、334，其中导电插塞332贯穿介电层311、312，以使图案化金属层321、322、323之间电性连接；而导电插塞334贯穿介电层311、312、313，以使图案化金属层321、322、323、324之间电性连接。基板300还具有焊罩层341、342分别位于介电层311、313上，并覆盖图案化金属层321、324，其中焊罩层341、342分别位于基板300的第一表面352上及对应的第二表面354上。焊罩层341具有开口343，暴露出图案化金属层321，以形成基板导线接合垫362于基板300的第二表面354上，用以与连接芯片400的导线(未示出)接合。焊罩层342具有开口344，暴露出图案化金属层324，以形成基板凸块接合垫364于基板300的第一表面352上，用以与连接芯片400的凸块450接合。焊罩层342还具有开口345，暴露出图案化金属层324，以形成基板接点接合垫366于基板300的第一表面352上，用以与导电结构的接点(未示出)接合，该接点选自于由焊球、针脚及电极块所组成的族群中的一种电性连接结构。而基板300还具有一贯孔350，贯穿基板300的中间区域，其中基板凸块接合垫364位于基板300的第一表面352上，并靠近贯孔350的周围，而基板导线接合垫362位于基板300的第二表面354上，并靠近贯孔350的周围。
在本实施例中，图3A的基板300以四层板为例，然而本实用新型的应用并不限于此，基板亦可以是具有其它层数的图案化金属层。另外，基板300的制造工艺比如可以利用压合法(lamination)或增层法(built-up)的方式制成。值得注意的是，若是利用压合法来制作基板300时，将可大幅降低基板300的成本。
继续参照图3A，芯片400具有多个芯片凸块接合垫412及多个芯片导线接合垫414，其中芯片导线接合垫414配置在芯片400的有源表面410的中间区域上，而芯片凸块接合垫412则可环绕于芯片400的有源表面410的周边区域上。芯片400的有源表面410的面积大于基板300的贯孔350的截面积，而芯片400在与基板300接合之前，还要先利用印刷或电镀的方式，形成多个凸块450到芯片凸块接合垫414上。接着，参照图3B，将芯片400移动至基板300的第一表面410上的贯孔350处，并覆盖贯孔350，而芯片400可以通过凸块450接合到基板300上，其中凸块450通过基板凸块接合垫364与基板300接合，而芯片导线接合垫414对应于基板300的贯孔350的位置。参照图3C，接着要进行填胶工艺，通过填充一绝缘材料510到芯片400与基板300之间的间隙，以包覆凸块450。值得注意的是，由于绝缘材料510在此处仅是小区域地填满于芯片400之周边区域与基板300之间，故可以改善在填胶过程中在绝缘材料510之内部产生空孔的缺点，因而有效地提升制程的合格率。
参照图3D，接下来进行打线工艺，以形成多条导线520，其中导线520穿过基板300的贯孔350，且导线520的一端接合在芯片导线接合垫414上，而导线520的另一端接合在基板导线接合垫362上。接着，参照图3E，进行封胶工艺，以形成一绝缘材料530到基板300的贯孔350中，并包覆导线520。接着，参照图3F，形成多个接点540到基板接合垫364上，使得基板300可通过接点540，而与外部线路作电性连接，其中接点540选自于由焊球、针脚及电极块所组成的族群中的一种电性连接结构。最后，在经由单切(Singulation)的步骤之后，可以形成多个独立的芯片封装结构600。
参照图3F，如上所述的本实用新型的芯片封装结构600具有很好的电性效能，原因如下：
1.在上述的芯片封装结构600中，可以将高频电性需求的信号通过凸块450来传递，而将无须高频电性需求的信号通过导线520来传递，另外通过导线520也可以连接接地端电压或电源端电压。如此，可以将高频电性需求的信号仅需通过图案化线路层324便可以直接连接到接点540，而无须通过导电插塞，因此导电插塞的制作数目可以减少，由于减少了导电插塞的限制，故可以降低基板300中绕线路径的长度，而提高芯片封装结构600的电性效能。
2.在上述的芯片封装结构600中，由于导电插塞的数目减少且部份的导电插塞332并未贯穿到图案化金属层324，因此可以保留更大的空间给图案化金属层324作线路设计。比如可以将图案化金属层324设计出更多的保护电路，作为吸收噪声及屏蔽之用。
3.在上述的芯片封装结构600中，基板300的第一表面352及第二表面354上均配置有与芯片400电性连接的基板凸块接合垫364及基板导线接合垫362，因此可以避免基板300的线路高集成度地集中在基板300的一表面上，故能够降低基板300在绕在线与基板导线接合垫362及基板凸块接合垫364连接的线路密集度，同时还可以减少串音或噪声的产生，而提高电性效能。
4.对于基板300在形成贯孔350之后，所损失的电气特性，可以外加被动组件于基板300上来作补偿。比如在基板300形成贯孔350之后，由于图案化金属层322、323的面积会减少，因此会降低图案化金属层322、323之间能够形成寄生电容的电容量，而所损失的电容量可以通过外加电容来补偿，如此能够避免突然的大电流对基板300造成太大的冲击。
同样参照图3F，在本实用新型的芯片封装结构600中，除了基板300的图案化金属层324具有较高的线路密集度之外，其余的图案化金属层321、322、323的线路密集度并不会太高，故可以由低成本的压合法(lamination)，来制作出适用于本实用新型的芯片封装结构600的基板300，而不需利用高成本的增层法(built-up)。
第二优选实施例
然而本实用新型的应用并非限于此，还可以安装一散热构件到芯片封装结构上，如图4所示，其示出依照本实用新型第二优选实施例的芯片封装模块的截面示意图。其中若是本实施例中的标号与第一优选实施例一样，则表示在本实施例中所指明的构件同于在第一优选实施例中所指明的构件，在此便不再赘述。
参照图4，芯片封装模块610还包括一散热构件550，配置在绝缘材料530上，以将绝缘材料530中的热量快速地散出，其中散热构件550的材质比如是具有高散热系数的金属。
第三优选实施例
在上述的优选实施例中，利用两道步骤来形成绝缘材料，以保护凸块及导线，然而本实用新型的应用并非限于此，也可以仅利用一道步骤来形成绝缘材料，以保护凸块及导线，如图5所示，其示出依照本实用新型第三优选实施例的芯片封装模块的截面示意图。其中若是本实施例中的标号与第一优选实施例一样，则表示在本实施例中所指明的构件同于在第一优选实施例中所指明的构件，在此便不再赘述。
参照图5，其中在芯片400利用凸块450接合到基板300上之后，并不立即形成绝缘材料到芯片400与基板300之间，而是进行打线工艺，接着才在基板300的贯孔350中及芯片400与基板300之间同时形成一绝缘材料531，以保护导线520及凸块450。如此本实用新型在实际应用上，也可以仅需利用一道步骤来形成绝缘材料531于基板300的贯孔350中及芯片400与基板300之间。
第四优选实施例
在上述的优选实施例中，芯片与接点均配置在基板的同一侧，亦即在基板的第一表面上，然而本实用新型的应用并非限于此，亦可以将芯片与接点分别配置在基板的两侧，如图6所示，其示出依照本实用新型第四优选实施例的芯片封装模块的截面示意图。
参照图6，基板700具有多个基板导线接合垫762、多个基板凸块接合垫764及多个基板接点接合垫766，其中基板凸块接合垫764位于基板700的第一表面752上，并靠近贯孔750的周围，而基板导线接合垫762位于基板700的第二表面754上，并靠近贯孔750的周围，且基板接点接合垫766位于基板700的第二表面754上。芯片800以其芯片凸块接合垫8 12并通过凸块850与基板700的基板凸块接合垫764接合，导线920穿过基板700的贯孔750，导线920的一端接合在芯片导线接合垫814上，导线920的另一端接合在基板导线接合垫762上。而比如是焊球、针脚或电极块的接点950配置在基板接点接合垫766上。如上所述，芯片800与接点950分别配置在基板700的两侧，亦即，芯片800配置在基板700的第一表面752上，而接点950配置在基板700的第二表面754上。
虽然本实用新型已经通过至少一个优选实施例公开如上，然而其并非用以限定本实用新型，本领域技术人员，在不脱离本实用新型的精神和范围内，可作各种的更动与润饰，因此本实用新型的保护范围应该以所附权利要求为准。

Claims (6)

1.一种芯片封装结构，其特征在于，该结构至少包括：
一基板，具有一第一表面及对应的一第二表面，该基板还具有一贯孔，贯穿该基板，该基板还具有多个基板凸块接合垫及多个基板导线接合垫，该基板凸块接合垫位于该基板的该第一表面上，并靠近该贯孔的周围，该基板导线接合垫位于该基板的该第二表面上，并靠近该贯孔的周围；
一芯片，具有一有源表面，该芯片的该有源表面的截面积大于该基板的该贯孔的截面积，该芯片配置在该基板的该第一表面上的该贯孔处，且覆盖该基板的该贯孔，而该芯片的该有源表面面向该贯孔，该芯片还具有多个芯片凸块接合垫及多个芯片导线接合垫，该芯片导线接合垫配置在该芯片的该有源表面的中间区域上，而该芯片凸块接合垫环绕于该芯片的该有源表面的周边区域上；
多个凸块，每一个凸块分别接合该芯片凸块接合垫之一及该基板凸块接合垫之一；
多条导线，每一条该导线穿过该基板的该贯孔，且每一条该导线的一端接合该芯片导线接合垫之一，而每一条该导线的另一端接合该基板导线接合垫之一；以及
一绝缘材料，位于该芯片与该基板之间及该基板的该贯孔中，并包覆该导线及该凸块。
2.如权利要求1所述的芯片封装结构，其特征在于，还包括多个接点，位于该基板的该第一表面上，并与该基板电性连接，该接点选自于由焊球、针脚及电极块所组成的族群中的一种电性连接结构。
3.如权利要求1所述的芯片封装结构，其特征在于，还包括多个接点，位于该基板的该第二表面上，并与该基板电性连接，该接点选自于由焊球、针脚及电极块所组成的族群中的一种电性连接结构。
4.如权利要求1所述的芯片封装结构，其特征在于，其中通过该基板凸块接合垫、该芯片凸块接合垫及该凸块来传递该芯片与该基板之间的高频信号。
5.如权利要求1所述的芯片封装结构，其特征在于，其中该基板为一压合基板。
6.如权利要求1所述的芯片封装结构，其特征在于，还包括一散热构件，配置在该绝缘材料上。
CN 03238410 2003-03-14 2003-03-14 芯片封装结构 Expired - Lifetime CN2653693Y (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 03238410 CN2653693Y (zh) 2003-03-14 2003-03-14 芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 03238410 CN2653693Y (zh) 2003-03-14 2003-03-14 芯片封装结构

Publications (1)

Publication Number Publication Date
CN2653693Y true CN2653693Y (zh) 2004-11-03

Family

ID=34326840

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 03238410 Expired - Lifetime CN2653693Y (zh) 2003-03-14 2003-03-14 芯片封装结构

Country Status (1)

Country Link
CN (1) CN2653693Y (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100416808C (zh) * 2005-09-15 2008-09-03 南茂科技股份有限公司 不具核心介电层的芯片封装体及其堆叠型芯片封装结构
CN110783316A (zh) * 2018-07-30 2020-02-11 台湾积体电路制造股份有限公司 具磁性屏蔽的装置及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100416808C (zh) * 2005-09-15 2008-09-03 南茂科技股份有限公司 不具核心介电层的芯片封装体及其堆叠型芯片封装结构
CN110783316A (zh) * 2018-07-30 2020-02-11 台湾积体电路制造股份有限公司 具磁性屏蔽的装置及其制造方法
US10892230B2 (en) 2018-07-30 2021-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic shielding material with insulator-coated ferromagnetic particles
CN110783316B (zh) * 2018-07-30 2022-02-22 台湾积体电路制造股份有限公司 具磁性屏蔽的装置及其制造方法
US11404383B2 (en) 2018-07-30 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic shielding material with insulator-coated ferromagnetic particles
US11990423B2 (en) 2018-07-30 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic shielding material with insulator-coated ferromagnetic particles

Similar Documents

Publication Publication Date Title
CN1266764C (zh) 半导体器件及其制造方法
CN2664198Y (zh) 多芯片封装结构
US7763969B2 (en) Structure with semiconductor chips embeded therein
US7906842B2 (en) Wafer level system in package and fabrication method thereof
US9142473B2 (en) Stacked type power device module
US20070138630A1 (en) Structure of circuit board and method for fabricating same
CN1505147A (zh) 电子部件封装结构和生产该结构的方法
CN1453847A (zh) 半导体装置及其制造方法、电路基片和电子仪器
CN1289147A (zh) 树脂封装的半导体器件
US10312194B2 (en) Stacked electronics package and method of manufacturing thereof
CN1949468A (zh) 一种三维多芯片模块互连及封装方法
CN112701115B (zh) 一种射频前端模块的三维异质集成封装结构及其制作方法
CN1767178A (zh) 半导体载板及其制造方法与半导体封装组件
CN1224097C (zh) 半导体装置及其制造方法、电路板和电子仪器
CN1541414A (zh) 具有侧向连接的电容器的电子组件及其制造方法
CN1929120A (zh) 堆叠型芯片封装结构、芯片封装体及其制造方法
CN2653693Y (zh) 芯片封装结构
CN1210789C (zh) 具有散热结构的半导体封装元件
CN2591772Y (zh) 芯片封装结构
KR100533763B1 (ko) 반도체패키지
CN102157502B (zh) 系统级封装结构
CN1303685C (zh) 球栅阵列半导体封装件
CN101047160A (zh) 半导体连线封装结构及其与集成电路的连接方法
CN210692485U (zh) 天线封装结构
CN2662455Y (zh) 电气封装体

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CX01 Expiry of patent term

Expiration termination date: 20130314

Granted publication date: 20041103