CN218867106U - 半导体器件 - Google Patents
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Abstract
本实用新型提供了一种半导体器件，包括：衬底，包括沟槽隔离结构围成的有源区，源极区和漏极区分别形成于所述有源区中；栅极层，包括主栅和与所述主栅连接的扩展栅，所述主栅形成于所述有源区上，所述扩展栅形成于所述沟槽隔离结构上；源/漏导电插塞，形成于所述源极区和所述漏极区上上；栅极导电插塞，形成于所述扩展栅上，所述栅极导电插塞的横截面积大于所述源/漏导电插塞的横截面积。本实用新型的技术方案使得在器件尺寸减小的同时，还能避免低噪声放大器的噪声增大。
Description
技术领域
本实用新型涉及半导体集成电路制造领域，特别涉及一种半导体器件。
背景技术
噪声是低噪声放大器的一个重要参数。在低噪声放大器LNA(Low NoiseAmplifier)中，栅极层包括主栅和扩展栅，主栅位于有源区上，扩展栅位于沟槽隔离结构上，有源区中形成有源极区和漏极区；每个扩展栅上形成有至少两个栅极导电插塞，有源区上也形成多个源/漏导电插塞，且扩展栅和有源区上的每个导电插塞的横截面积和形状相同。其中，随着器件尺寸做得越来越小，要求栅极层的尺寸减小，那么，扩展栅的尺寸也要减小，导致扩展栅上形成的导电插塞的数量需要减少，进而导致栅电阻增大，从而导致低噪声放大器的噪声增大。
因此，如何在器件尺寸减小的同时，还能避免低噪声放大器的噪声增大是目前亟需解决的问题。
实用新型内容
本实用新型的目的在于提供一种半导体器件，使得在器件尺寸减小的同时，还能避免低噪声放大器的噪声增大。
为实现上述目的，本实用新型提供了一种半导体器件，包括：
衬底，包括沟槽隔离结构围成的有源区，源极区和漏极区分别形成于所述有源区中；
栅极层，包括主栅和与所述主栅连接的扩展栅，所述主栅形成于所述有源区上，所述扩展栅形成于所述沟槽隔离结构上；
源/漏导电插塞，形成于所述源极区和所述漏极区上；
栅极导电插塞，形成于所述扩展栅上，所述栅极导电插塞的横截面积大于所述源/漏导电插塞的横截面积。
可选地，所述源/漏导电插塞为多个，所述栅极导电插塞为至少一个，每个所述栅极导电插塞的横截面积大于每个所述源/漏导电插塞的横截面积。
可选地，所述栅极层的俯视面的形状为长方形。
可选地，所述沟槽隔离结构的顶面与所述衬底的顶面齐平或高于所述衬底的顶面。
可选地，所述源/漏导电插塞与所述栅极导电插塞的横截面形状不同。
可选地，所述栅极层包括至少两个所述主栅和至少一个所述扩展栅，所述主栅和所述扩展栅交替连接，以形成俯视面形状为蛇形的所述栅极层；或者，所述栅极层的俯视面的形状为工字形、T形或L形，工字形、T形和L形的“|”部位位于所述有源区上的部分为所述主栅，工字形、T形和L形的“|”部位位于所述沟槽隔离结构上的部分为所述扩展栅。
可选地，所述栅极导电插塞在垂直于所述衬底表面方向上的投影位于所述扩展栅内。
可选地，所述源/漏导电插塞的横截面形状为圆形或正方形。
可选地，所述栅极导电插塞的横截面形状为椭圆形或长方形。
可选地，所述半导体器件用于形成低噪声放大器。
与现有技术相比，本实用新型的半导体器件，由于包括：衬底，包括沟槽隔离结构围成的有源区，源极区和漏极区分别形成于所述有源区中；栅极层，包括主栅和与所述主栅连接的扩展栅，所述主栅形成于所述有源区上，所述扩展栅形成于所述沟槽隔离结构上；源/漏导电插塞，形成于所述源极区和所述漏极区上；栅极导电插塞，形成于所述扩展栅上，所述栅极导电插塞的横截面积大于所述源/漏导电插塞的横截面积，使得在器件尺寸减小的同时，还能避免低噪声放大器的噪声增大。
附图说明
图1～图5是本实用新型具体实施例的半导体器件的俯视示意图。
其中，附图1～图5的附图标记说明如下：
11-有源区；12-栅极层；121-主栅；122-扩展栅；1221-第一部分；1222-第二部分；13-源/漏导电插塞；14-栅极导电插塞。
具体实施方式
为使本实用新型的目的、优点和特征更加清楚，以下结合附图对本实用新型提出的半导体器件作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。下文中所述“多个”意味着大于或等于2个。
本实用新型一实施例提供了一种半导体器件，所述半导体器件包括：衬底，包括沟槽隔离结构围成的有源区，源极区和漏极区分别形成于所述有源区中；栅极层，包括主栅和与所述主栅连接的扩展栅，所述主栅形成于所述有源区上，所述扩展栅形成于所述沟槽隔离结构上；源/漏导电插塞，形成于所述源极区和所述漏极区上；栅极导电插塞，形成于所述扩展栅上，所述栅极导电插塞的横截面积大于所述源/漏导电插塞的横截面积。
在这些实施例中，横截面指的是导电插塞的俯视面，横截面积指的是导电插塞俯视面的面积。
下面参阅图1～图5详细描述本实施例提供的半导体器件。
所述衬底包括沟槽隔离结构(未图示)围成的有源区11，源极区(未图示)和漏极区(未图示)分别形成于所述有源区11中。所述沟槽隔离结构起隔离作用，所述沟槽隔离结构的顶面与所述衬底的顶面齐平或高于所述衬底的顶面。
所述栅极层12包括主栅121和与所述主栅121连接的扩展栅122，所述主栅121形成于所述有源区11上，所述扩展栅122形成于所述沟槽隔离结构上。
所述主栅121与所述衬底之间还形成有栅氧层(未图示)。
所述栅极层12可以包括至少一个所述主栅121和至少一个所述扩展栅122。
所述扩展栅122可以包括延伸方向与所述主栅121相同的第一部分1221以及延伸方向与所述主栅121垂直的第二部分1222，所述第一部分1221与所述主栅121接触。
所述栅极层12包括至少两个所述主栅121和至少一个所述扩展栅122，所述主栅121和所述扩展栅122交替连接，以形成俯视面形状为蛇形的所述栅极层12；或者，所述栅极层12的俯视面的形状为工字形、T形或L形，工字形、T形和L形的“|”部位位于所述有源区11上的部分为所述主栅121，工字形、T形和L形的“|”部位位于所述沟槽隔离结构上的部分为所述扩展栅122。
其中，如图1所示，所述栅极层12包括至少两个所述主栅121和至少一个所述扩展栅122，所述主栅121和所述扩展栅122交替连接，以形成俯视面形状为蛇形的所述栅极层12；或者，如图2所示，所述栅极层12包括一个所述主栅121以及形成于所述主栅121两端的所述扩展栅122，所述栅极层12的俯视面的形状为工字形，工字形的“|”部位位于所述有源区11上的部分为所述主栅121，工字形的“|”部位位于所述沟槽隔离结构上的部分为所述第一部分1221，工字形的“—”部位为所述第二部分1222；或者，如图3所示，所述栅极层12包括一个所述主栅121以及形成于所述主栅121一端的所述扩展栅122，所述栅极层12的俯视面的形状为T形，T形的“|”部位位于所述有源区11上的部分为所述主栅121，T形的“|”部位位于所述沟槽隔离结构上的部分为所述第一部分1221，T形的“—”部位为所述第二部分1222；或者，如图4所示，所述栅极层12包括一个所述主栅121以及形成于所述主栅121一端的所述扩展栅122，所述栅极层12的俯视面的形状为L形，L形的“|”部位位于所述有源区11上的部分为所述主栅121，L形的“|”部位位于所述沟槽隔离结构上的部分为所述第一部分1221，L形的“—”部位为所述第二部分1222。
如图1～图4所示，在所述第二部分1222的延伸方向上，所述第二部分1222的长度大于所述主栅121的宽度，即所述第二部分1222在X轴方向上的长度大于所述主栅121在X轴方向上的宽度。
需要说明的是，在其他实施例中，所述第一部分1221与所述第二部分1222可以不垂直。
或者，所述扩展栅122的延伸方向与所述主栅121的延伸方向相同，即所述扩展栅122仅包含所述第一部分1221，未包含所述第二部分1222。如图5所示，所述栅极层12的俯视面的形状为长方形。
所述栅极层12的数量可以为一个或至少两个。图1中示意出一个所述栅极层12，图2～图5中示意出两个所述栅极层12。其中，当所述栅极层12的数量为至少两个时，若所述扩展栅122包括所述第一部分1221和所述第二部分1222，则各个所述第二部分1222可以位于各个所述主栅121的同一端或不同端。
需要说明的是，所述栅极层12的俯视面的形状和数量不仅限于图1～图5所示的实施例。
在图1～图5所示的实施例中，所述源极区和所述漏极区分别形成于所述主栅121两侧的有源区11中。并且，在图1～图4所示的实施例中，所述主栅121和所述第一部分1221的延伸方向(即Y轴方向)垂直于所述源极区指向所述漏极区的方向(即X轴方向)，所述第二部分1222的延伸方向(即X轴方向)平行于所述源极区指向所述漏极区的方向；在图5所示的实施例中，所述主栅121和所述扩展栅122的延伸方向(即Y轴方向)垂直于所述源极区指向所述漏极区的方向。
所述源/漏导电插塞13为多个，所述栅极导电插塞14为至少一个，每个所述栅极导电插塞14的横截面积大于每个所述源/漏导电插塞13的横截面积。
多个所述源/漏导电插塞13形成于所述有源区11上，至少一个所述栅极导电插塞14形成于所述扩展栅122上，每个所述栅极导电插塞14的横截面积大于每个所述源/漏导电插塞13的横截面积。
其中，所述源极区和所述漏极区上均形成有多个所述源/漏导电插塞13。
所述栅极导电插塞14形成于所述沟槽隔离结构上的扩展栅122上，使得能够保证所述半导体器件的可靠性和性能稳定性。
所述栅极导电插塞14在垂直于所述衬底表面方向上的投影位于所述扩展栅122内。
当所述扩展栅122包括所述第一部分1221和所述第二部分1222时，所述栅极导电插塞14可以形成于所述第一部分1221上或所述第二部分1222上(如图1～图4所示)，或同时形成于所述第一部分1221和所述第二部分1222上，那么，所述栅极导电插塞14在垂直于所述衬底表面方向上的投影位于所述第一部分1221和/或所述第二部分1222内(不含所述栅极导电插塞14在垂直于所述衬底表面方向上的投影与所述第一部分1221和/或所述第二部分1222完全重合的情况)。
并且，当所述扩展栅122包括所述第一部分1221和所述第二部分1222时，如图1～图4所示，由于在所述第二部分1222的延伸方向上，所述第二部分1222的长度大于所述主栅121的宽度，那么，通过将所述栅极导电插塞14形成于所述第二部分1222上能够使得整个所述栅极导电插塞14在所述第二部分1222的延伸方向上延伸制作，进而使得所述栅极导电插塞14的横截面积能够接近所述第二部分1222的横截面积，从而使得所述栅极导电插塞14与所述栅极层12的接触面积实现最大化。
当所述扩展栅122的延伸方向与所述主栅121的延伸方向相同时，如图5所示，所述栅极导电插塞14在垂直于所述衬底表面方向上的投影位于所述扩展栅122内(不含所述栅极导电插塞14在垂直于所述衬底表面方向上的投影与所述扩展栅122完全重合的情况)。其中，所述栅极导电插塞14能够沿着所述扩展栅122的延伸方向形成，使得所述栅极导电插塞14的横截面积能够接近所述扩展栅122的横截面积，从而使得所述栅极导电插塞14与所述栅极层12的接触面积实现最大化。
并且，所述源/漏导电插塞13与所述栅极导电插塞14的横截面形状不同，优选所述栅极导电插塞14的横截面形状与所述扩展栅122的形状匹配，以使得所述栅极导电插塞14与所述栅极层12的接触面积尽可能地实现最大化。其中，所述源/漏导电插塞13的横截面形状为圆形或正方形，所述栅极导电插塞14的横截面形状为椭圆形或长方形。需要说明的是，所述源/漏导电插塞13和所述栅极导电插塞14的形状不仅限于上述的种类。
从上述内容可知，与现有扩展栅和有源区上的每个导电插塞的横截面积相同相比，本实用新型的半导体器件中，每个所述栅极导电插塞14的横截面积大于所述源极区和所述漏极区上的每个源/漏导电插塞13的横截面积，即每个所述栅极导电插塞14的横截面积大于现有的扩展栅上的每个导电插塞的横截面积，使得所述栅极导电插塞14的横截面积能够增大，进而使得所述栅极导电插塞14与所述栅极层12的接触面积增大，从而使得在当器件的尺寸减小而导致所述栅极层12的尺寸减小，进而导致所述扩展栅122上的导电插塞的数量减少时，能够避免栅电阻增大，从而当所述半导体器件用于形成低噪声放大器时，能够避免所述低噪声放大器的噪声增大。
并且，优选所述扩展栅122上仅形成一个所述栅极导电插塞14，使得一个所述栅极导电插塞14能够从所述扩展栅122的一端上延伸至所述扩展栅122的另一端上，即现有的相邻两个导电插塞之间的扩展栅上也能形成所述栅极导电插塞14，进而使得所述栅极导电插塞14的横截面积能够实现最大化，进而使得所述栅极导电插塞14与所述栅极层12的接触面积实现最大化。
综上所述，本实用新型提供的半导体器件，包括：衬底，包括沟槽隔离结构围成的有源区，源极区和漏极区分别形成于所述有源区中；栅极层，包括主栅和与所述主栅连接的扩展栅，所述主栅形成于所述有源区上，所述扩展栅形成于所述沟槽隔离结构上；源/漏导电插塞，形成于所述源极区和所述漏极区上；栅极导电插塞，形成于所述扩展栅上，所述栅极导电插塞的横截面积大于所述源/漏导电插塞的横截面积。本实用新型的半导体器件使得在器件尺寸减小的同时，还能避免低噪声放大器的噪声增大。
上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底，包括沟槽隔离结构围成的有源区，源极区和漏极区分别形成于所述有源区中；
栅极层，包括主栅和与所述主栅连接的扩展栅，所述主栅形成于所述有源区上，所述扩展栅形成于所述沟槽隔离结构上；
源/漏导电插塞，形成于所述源极区和所述漏极区上；
栅极导电插塞，形成于所述扩展栅上，所述栅极导电插塞的横截面积大于所述源/漏导电插塞的横截面积。
2.如权利要求1所述的半导体器件，其特征在于，所述源/漏导电插塞为多个，所述栅极导电插塞为至少一个，每个所述栅极导电插塞的横截面积大于每个所述源/漏导电插塞的横截面积。
3.如权利要求1所述的半导体器件，其特征在于，所述栅极层的俯视面的形状为长方形。
4.如权利要求1所述的半导体器件，其特征在于，所述沟槽隔离结构的顶面与所述衬底的顶面齐平或高于所述衬底的顶面。
5.如权利要求1所述的半导体器件，其特征在于，所述源/漏导电插塞与所述栅极导电插塞的横截面形状不同。
6.如权利要求1所述的半导体器件，其特征在于，所述栅极层包括至少两个所述主栅和至少一个所述扩展栅，所述主栅和所述扩展栅交替连接，以形成俯视面形状为蛇形的所述栅极层；或者，所述栅极层的俯视面的形状为工字形、T形或L形，工字形、T形和L形的“|”部位位于所述有源区上的部分为所述主栅，工字形、T形和L形的“|”部位位于所述沟槽隔离结构上的部分为所述扩展栅。
7.如权利要求1所述的半导体器件，其特征在于，所述栅极导电插塞在垂直于所述衬底表面方向上的投影位于所述扩展栅内。
8.如权利要求1所述的半导体器件，其特征在于，所述源/漏导电插塞的横截面形状为圆形或正方形。
9.如权利要求1所述的半导体器件，其特征在于，所述栅极导电插塞的横截面形状为椭圆形或长方形。
10.如权利要求1-9任一项所述的半导体器件，其特征在于，所述半导体器件用于形成低噪声放大器。
Priority Applications (1)
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|---|---|---|---|
| CN202223184867.6U CN218867106U (zh) | 2022-11-29 | 2022-11-29 | 半导体器件 |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
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| CN218867106U true CN218867106U (zh) | 2023-04-14 |
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ID=87364206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202223184867.6U Active CN218867106U (zh) | 2022-11-29 | 2022-11-29 | 半导体器件 |
Country Status (1)
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2022
- 2022-11-29 CN CN202223184867.6U patent/CN218867106U/zh active Active
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