CN218730954U - 沟槽型碳化硅mosfet结构 - Google Patents
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Abstract
本实用新型公开了一种沟槽型碳化硅MOSFET结构，所述沟槽型碳化硅MOSFET结构包括沟槽栅极区域，所述沟槽栅极区域包括：通过掺杂形成的至少一个第一PN结；通过掺杂形成的至少一个第二PN结，所述第二PN结与所述第一PN结并列且反向设置。本实用新型的沟槽型碳化硅MOSFET结构，通过形成反向设置的两个PN结，能降低碳化硅MOSFET结构的输入电容和输出电容。
Description
技术领域
本实用新型是关于半导体器件技术领域，特别是关于一种沟槽型碳化硅MOSFET结构。
背景技术
碳化硅MOSFET作为第三代功率器件，具有开关速度快，宽禁带，低功耗，导通电阻小，工作频率高和耐高温等优点，已经成为高温、高压、高频等特殊场合的理想器件。碳化硅MOSFET的发展，旨在将传统的平面结构转化为沟槽结构来提高性能。相比于Si器件，碳化硅MSOFET可以应用的频率更高，这就要求碳化硅MOSFET需要具备更低的输入电容(Ciss)和输出电容(Coss)及弥勒电容(Crss)，才能保证更快的开关速度。
目前大部分厂家对于额定电压，额定VTH的器件，降低输入电容，是没有显而易见的方法，只能接受工艺平台所带来的电容值。
公开于该背景技术部分的信息仅仅旨在增加对本实用新型的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
实用新型内容
本实用新型的目的在于提供一种沟槽型碳化硅MOSFET结构，其通过形成反向设置的两个PN结，能降低碳化硅MOSFET结构的输入电容和输出电容。
为实现上述目的，本实用新型的实施例提供了一种沟槽型碳化硅MOSFET结构，包括沟槽栅极区域，所述沟槽栅极区域包括：
通过掺杂形成的至少一个第一PN结；
通过掺杂形成的至少一个第二PN结，所述第二PN结与所述第一PN结并列且反向设置。
在本实用新型的一个或多个实施方式中，所述沟槽栅极区域包括隔离设置的控制栅区域以及屏蔽栅区域，所述第一PN结和所述第二PN结均形成于所述控制栅区域内。
在本实用新型的一个或多个实施方式中，所述沟槽型碳化硅MOSFET结构还包括：
第一导电类型衬底；
第一导电类型半导体漂移区，形成于所述第一导电类型衬底上方；
第二导电类型半导体基区，形成于所述第一导电类型半导体漂移区的上方；以及
第一导电类型半导体源区，形成于所述第二导电类型半导体基区的上方；
所述沟槽栅极区域形成于所述第一导电类型半导体漂移区、所述第二导电类型半导体基区以及所述第一导电类型半导体源区内。
在本实用新型的一个或多个实施方式中，所述沟槽栅极区域还包括沟槽，所述沟槽从上至下依次穿过第一导电类型半导体源区、第二导电类型半导体基区，延伸至第一导电类型半导体漂移区中，所述控制栅区域以及屏蔽栅区域均位于所述沟槽内，且所述控制栅区域位于所述屏蔽栅区域的上方。
在本实用新型的一个或多个实施方式中，所述沟槽内填充有第一隔离介质，所述控制栅区域以及屏蔽栅区域通过所述第一隔离介质与所述第一导电类型半导体源区、第二导电类型半导体基区以及第一导电类型半导体漂移区隔离。
在本实用新型的一个或多个实施方式中，所述控制栅区域内形成有控制栅结构，所述控制栅结构包括横向排布的第一导电类型掺杂区和第二导电类型掺杂区；
所述第一导电类型掺杂区的上方通过掺杂形成有第三导电类型掺杂区，所述第一导电类型掺杂区与所述第三导电类型掺杂区形成所述第一PN结；
所述第二导电类型掺杂区的上方通过掺杂形成有第四导电类型掺杂区，所述第二导电类型掺杂区与位于其上方的第四导电类型掺杂区形成所述第二PN结。
在本实用新型的一个或多个实施方式中，所述第一导电类型为N型，所述第二导电类型为P型，所述第三导电类型为P型，所述第四导电类型为N型。
在本实用新型的一个或多个实施方式中，所述沟槽型碳化硅MOSFET结构还包括：
源极电极，所述源极电极形成于所述第一导电类型半导体源区上且与所述第一导电类型半导体源区相接触；
栅极电极，所述栅极电极与所述控制栅结构相接触；
漏极电极，所述漏极电极形成于所述第一导电类型衬底下方且与所述第一导电类型衬底相接触。
在本实用新型的一个或多个实施方式中，所述控制栅结构与所述源极电极之间通过第二隔离介质隔离。
本实用新型还提供了一种沟槽型碳化硅MOSFET结构的制作方法，包括：
对控制栅结构进行掺杂形成第一PN结；
对控制栅结构进行掺杂形成第二PN结，所述第二PN结与所述第一PN结并列且反向设置。
与现有技术相比，本实用新型实施方式的沟槽型碳化硅MOSFET结构，在沟槽栅极区域内通过掺杂形成反向设置的两个PN结寄生电容，达到降低输入电容和输出电容目的，并且寄生电容的大小可通过掺杂浓度进行调节。
本实用新型实施方式的沟槽型碳化硅MOSFET结构，在沟槽栅极区域内形成一对反向PN结，使得沟槽型碳化硅MOSFET结构可以进行双向导通，进一步降低Cgd、Cgs电容。
附图说明
图1是本实用新型一实施方式的沟槽型碳化硅MOSFET结构。
图2～图10是本实用新型一实施方式的沟槽型碳化硅MOSFET结构的制作过程的结构示意图。
具体实施方式
下面结合附图，对本实用新型的具体实施方式进行详细描述，但应当理解本实用新型的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如背景技术所言，想要使得碳化硅MOSFET具有更快的开关速度，就需要其具备更低的输入电容、输出电容及弥勒电容。但是现有的碳化硅MOSFET结构，没有办法做到具有更小的输入电容、输出电容及弥勒电容。
为了解决上述技术问题，本实用新型一实施方式提供了一种沟槽型碳化硅MOSFET结构，其通过形成反向设置的两个PN结，来降低碳化硅MOSFET结构的输入电容和输出电容。
如图1所示，一种沟槽型碳化硅MOSFET结构，包括第一导电类型衬底11，第一导电类型半导体漂移区12，第二导电类型半导体基区13，第一导电类型半导体源区14，沟槽栅极区域20，源极电极31，栅极电极以及漏极电极32。
其中，第一导电类型半导体漂移区12形成于第一导电类型衬底11的上方，第二导电类型半导体基区13形成于第一导电类型半导体漂移区12的上方，第一导电类型半导体源区14形成于第二导电类型半导体基区13的上方。沟槽栅极区域20形成于第一导电类型半导体漂移区12、第二导电类型半导体基区13以及第一导电类型半导体源区14内。沟槽栅极区域20包括通过掺杂形成的至少一个第一PN结，以及通过掺杂形成的至少一个第二PN结，第二PN结与第一PN结并列且反向设置。源极电极31与第一导电类型半导体源区14相接触，栅极电极与沟槽栅极区域20内的第一PN结和第二PN结相接触，漏极电极32与第一导电类型衬底11相接触。
沟槽栅极区域20包括沟槽23，控制栅区域21以及屏蔽栅区域22。第一PN结和第二PN结均形成于控制栅区域21内。
沟槽23从上至下依次穿过第一导电类型半导体源区14、第二导电类型半导体基区13，延伸至第一导电类型半导体漂移区12中。控制栅区域21以及屏蔽栅区域22均位于沟槽23内，且控制栅区域21位于屏蔽栅区域22的上方。沟槽23内填充有第一隔离介质41，控制栅区域21以及屏蔽栅区域22通过第一隔离介质41与第一导电类型半导体源区14、第二导电类型半导体基区13以及第一导电类型半导体漂移区12隔离；控制栅区域21以及屏蔽栅区域22之间同样通过第一隔离介质41隔离。第一隔离介质41包括氧化硅。
控制栅区域21内形成有控制栅结构，控制栅结构包括横向排布的第一导电类型掺杂区211和第二导电类型掺杂区212；第一导电类型掺杂区211的上方通过掺杂形成有第三导电类型掺杂区213，第一导电类型掺杂区211与第三导电类型掺杂区213形成第一PN结，第一PN结为正向PN结。第二导电类型掺杂区212的上方通过掺杂形成有第四导电类型掺杂区214，第二导电类型掺杂区212与位于其上方的第四导电类型掺杂区214形成第二PN结，第二PN结为反向PN结。
在一具体实施方式中，第一导电类型掺杂区211内的导电材料包括多晶硅，第一导电类型掺杂区211的掺杂浓度范围为1E15-5E15；第二导电类型掺杂区212内的导电材料包括多晶硅，第二导电类型掺杂区212的掺杂浓度范围为5E16-8E16；第三导电类型掺杂区213内的导电材料包括多晶硅，第三导电类型掺杂区213的掺杂浓度范围为5E16-8E16；以及第四导电类型掺杂区214内的导电材料包括多晶硅，第四导电类型掺杂区214的掺杂浓度包括1E15-5E15。
屏蔽栅区域22内填充有屏蔽栅导电材料，屏蔽栅导电材料包括掺杂多晶硅。
在一具体实施方式中，第一导电类型为N型，第二导电类型为P型，第三导电类型为P型，第四导电类型为N型。在其他实施例中，第一导电类型为P型，第二导电类型为N型，第三导电类型为N型，第四导电类型为P型。
源极电极31形成于第一导电类型半导体源区14上且与第一导电类型半导体源区14相接触；控制栅结构与源极电极31之间通过第二隔离介质42隔离。第二隔离介质42包括：BPSG或TEOS。栅极电极控制栅结构相接触；漏极电极32形成于第一导电类型衬底11下方且与第一导电类型衬底11相接触。其中，源极电极31的材质为铝，栅极电极的材质为铝，漏极电极32的材质为银。
下面以第一导电类型为N型，第二导电类型为P型，第三导电类型为P型，第四导电类型为N型为例，说明本实用新型的沟槽型碳化硅MOSFET结构的工作原理：
首先，输入电容Ciss，指的是DS(源极和漏极)短接，用交流信号测得的GS(栅极和源极)之间的电容，Ciss由GS(栅极和源极)电容和GD(栅极和漏极)电容并联而成，即Ciss＝Cgs+Cgd。输出电容Coss，指的是GS(栅极和源极)短接，用交流信号测得的DS(源极和漏极)之间的电容，Coss由GD(栅极和漏极)电容和DS(源极和漏极)电容并联而成，即Coss＝Cgd+Cds。反向传输电容Crss，指的是S(源极)接地，GD(栅极和漏极)之间的电容，即Crss＝Cgd。
本实用新型的沟槽型碳化硅MOSFET结构，是通过增加一对反向的PN结，来进一步降低上述的Cgs和Cgd，从而达到降低Ciss、Coss、Crss的目的。
参考图1所示，图1的沟槽型碳化硅MOSFET结构，定义第一导电类型掺杂区211与第三导电类型掺杂区213形成的第一PN结为A结，定义第二导电类型掺杂区212与第四导电类型掺杂区214形成的第二PN结为B结。在增加A结电容后的Cgs用Cgs*表示，增加B结电容后的Cgd用Cgd*表示。新的Cgs*是A结电容和原Cgs的串联，根据串联电容公式1/Cgs*＝1/CpnA+1/Cgs，因此Cgs*降低了，此状态下，B结在这里是导通状态，不参与电容。新的Cgd*是B结电容和原Cgd的串联，根据串联电容公式：1/Cgd*＝1/CpnB+1/Cgd，因此Cgd降低了，此状态下，A结在这里是导通状态，不参与电容。其中Cgs为未增加PN结的原Cgs，Cgd为未增加PN结的原Cgd，CpnA为A结电容，CpnB为B结电容。如此则达到了降低沟槽型碳化硅MOSFET结构的整体Ciss的作用。CpnA和CpnB由N型，P型的掺杂浓度决定，可根据工艺调节，达到想要的数值。
本实用新型一实施方式中还提供了一种沟槽型碳化硅MOSFET结构的制作方法，包括：对控制栅结构进行掺杂形成第一PN结；对控制栅结构进行掺杂形成第二PN结，所述第二PN结与所述第一PN结并列且反向设置。
图2至图10提供了本实用新型一实施方式的沟槽型碳化硅MOSFET结构的制作过程的结构示意图，以下结合一具体实施例对本申请的沟槽型碳化硅MOSFET结构的制作过程进行详细描述。
参考图2所示，在半导体衬底11上形成N型半导体漂移区12；在N型半导体漂移区12上形成P型半导体基区13；在P型半导体基区13上形成N型半导体源区14，N型半导体源区14的掺杂浓度为1E16。
参考图3所示，通过介质淀积、光刻、刻蚀，在N型半导体源区14、P型半导体基区13以及N型半导体漂移区12上形成期望深度的沟槽23。在沟槽23的内侧壁以及底壁上形成第一隔离介质41。
参考图4和图5所示，在沟槽23内淀积掺杂的多晶硅，对掺杂的多晶硅进行刻蚀形成屏蔽栅结构22。
参考图6所示，在沟槽23内再次填充第一隔离介质材料，形成第一隔离介质41，第一隔离介质41完全填充满沟槽23以覆盖屏蔽栅结构22。
参考图7所示，对第一隔离介质41进行刻蚀，形成图示空腔，并在空腔内淀积掺杂的多晶硅形成第一导电类型掺杂区211，第一导电类型掺杂区211的上表面不高于位于沟槽23内侧壁上的第一隔离介质41的上表面。
参考图8所示，对第一导电类型掺杂区211在其横向上进行第二导电类型掺杂，形成第二导电类型掺杂区212；
参考图9所示，对第一导电类型掺杂区211在其纵向上进行第三导电类型掺杂，形成第三导电类型掺杂区213，其中，第一导电类型掺杂区211与第三导电类型掺杂区213形成第一PN结；对第二导电类型掺杂区212在其纵向上进行第四导电类型掺杂，形成第四导电类型掺杂区214，其中，第二导电类型掺杂区212与位于其上方的第四导电类型掺杂区214形成第二PN结。在本实施例中，第一导电类型为N型，第二导电类型为P型，第三导电类型为P型，第四导电类型为N型。
参考图10所示，在第三导电类型掺杂区213以及第四导电类型掺杂区214上方形成第二隔离介质42。在半导体衬底11的下方形成漏极电极32；在N型半导体源区14上方形成源极电极31，源极电极31与控制栅区域21通过第二隔离介质42隔离；形成与沟槽栅极区域20连通的栅极电极。
与现有技术相比，本实用新型实施方式的沟槽型碳化硅MOSFET结构，在沟槽栅极区域内通过掺杂形成反向设置的两个PN结寄生电容，达到降低输入电容和输出电容目的，并且寄生电容的大小可通过掺杂浓度进行调节。
本实用新型实施方式的沟槽型碳化硅MOSFET结构，在沟槽栅极区域内形成一对反向PN结，使得沟槽型碳化硅MOSFET结构可以进行双向导通，进一步降低Cgd、Cgs电容。
本实用新型的各方面、实施例、特征及实例应视为在所有方面为说明性的且不打算限制本实用新型，本实用新型的范围仅由权利要求书界定。在不背离所主张的本实用新型的精神及范围的情况下，所属领域的技术人员将明了其它实施例、修改及使用。
在本申请案中标题及章节的使用不意味着限制本实用新型；每一章节可应用于本实用新型的任何方面、实施例或特征。
在本申请案通篇中，在将组合物描述为具有、包含或包括特定组份之处或者在将过程描述为具有、包含或包括特定过程步骤之处，预期本实用新型教示的组合物也基本上由所叙述组份组成或由所叙述组份组成，且本实用新型教示的过程也基本上由所叙述过程步骤组成或由所叙述过程步骤组组成。
在本申请案中，在将元件或组件称为包含于及/或选自所叙述元件或组件列表之处，应理解，所述元件或组件可为所叙述元件或组件中的任一者且可选自由所叙述元件或组件中的两者或两者以上组成的群组。此外，应理解，在不背离本实用新型教示的精神及范围的情况下，本文中所描述的组合物、设备或方法的元件及/或特征可以各种方式组合而无论本文中是明确说明还是隐含说明。
除非另外具体陈述，否则术语“包含”、“具有”的使用通常应理解为开放式的且不具限制性。
除非另外具体陈述，否则本文中单数的使用包含复数(且反之亦然)。此外，除非上下文另外清楚地规定，否则单数形式“一”及“所述”包含复数形式。另外，在术语“约”的使用在量值之前之处，除非另外具体陈述，否则本实用新型教示还包括特定量值本身。
应理解，各步骤的次序或执行特定动作的次序并非十分重要，只要本实用新型教示保持可操作即可。此外，可同时进行两个或两个以上步骤或动作。
应理解，本实用新型的各图及说明已经简化以说明与对本实用新型的清楚理解有关的元件，而出于清晰性目的消除其它元件。然而，所属领域的技术人员将认识到，这些及其它元件可为合意的。然而，由于此类元件为此项技术中众所周知的，且由于其不促进对本实用新型的更好理解，因此本文中不提供对此类元件的论述。应了解，各图是出于图解说明性目的而呈现且不作为构造图式。所省略细节及修改或替代实施例在所属领域的技术人员的范围内。
可了解，在本实用新型的特定方面中，可由多个组件替换单个组件且可由单个组件替换多个组件以提供一元件或结构或者执行一或若干给定功能。除了在此替代将不操作以实践本实用新型的特定实施例之处以外，将此替代视为在本实用新型的范围内。
尽管已参考说明性实施例描述了本实用新型，但所属领域的技术人员将理解，在不背离本实用新型的精神及范围的情况下可做出各种其它改变、省略及/或添加且可用实质等效物替代所述实施例的元件。另外，可在不背离本实用新型的范围的情况下做出许多修改以使特定情形或材料适应本实用新型的教示。因此，本文并不打算将本实用新型限制于用于执行本实用新型的所揭示特定实施例，而是打算使本实用新型将包含归属于所附权利要求书的范围内的所有实施例。此外，除非具体陈述，否则术语第一、第二等的任何使用不表示任何次序或重要性，而是使用术语第一、第二等来区分一个元素与另一元素。
Claims (9)
1.一种沟槽型碳化硅MOSFET结构，其特征在于，包括沟槽栅极区域(20)，所述沟槽栅极区域(20)包括：
通过掺杂形成的至少一个第一PN结；
通过掺杂形成的至少一个第二PN结，所述第二PN结与所述第一PN结并列且反向设置。
2.如权利要求1所述的沟槽型碳化硅MOSFET结构，其特征在于，所述沟槽栅极区域(20)包括隔离设置的控制栅区域(21)以及屏蔽栅区域(22)，所述第一PN结和所述第二PN结均形成于所述控制栅区域(21)内。
3.如权利要求2所述的沟槽型碳化硅MOSFET结构，其特征在于，所述沟槽型碳化硅MOSFET结构还包括：
第一导电类型衬底(11)；
第一导电类型半导体漂移区(12)，形成于所述第一导电类型衬底(11)上方；
第二导电类型半导体基区(13)，形成于所述第一导电类型半导体漂移区(12)的上方；以及
第一导电类型半导体源区(14)，形成于所述第二导电类型半导体基区(13)的上方；
所述沟槽栅极区域(20)形成于所述第一导电类型半导体漂移区(12)、所述第二导电类型半导体基区(13)以及所述第一导电类型半导体源区(14)内。
4.如权利要求3所述的沟槽型碳化硅MOSFET结构，其特征在于，所述沟槽栅极区域(20)还包括沟槽(23)，所述沟槽(23)从上至下依次穿过第一导电类型半导体源区(14)、第二导电类型半导体基区(13)，延伸至第一导电类型半导体漂移区(12)中，所述控制栅区域(21)以及屏蔽栅区域(22)均位于所述沟槽(23)内，且所述控制栅区域(21)位于所述屏蔽栅区域(22)的上方。
5.如权利要求4所述的沟槽型碳化硅MOSFET结构，其特征在于，所述沟槽内填充有第一隔离介质(41)，所述控制栅区域(21)以及屏蔽栅区域(22)通过所述第一隔离介质(41)与所述第一导电类型半导体源区(14)、第二导电类型半导体基区(13)以及第一导电类型半导体漂移区(12)隔离。
6.如权利要求3所述的沟槽型碳化硅MOSFET结构，其特征在于，所述控制栅区域(21)内形成有控制栅结构，所述控制栅结构包括横向排布的第一导电类型掺杂区(211)和第二导电类型掺杂区(212)；
所述第一导电类型掺杂区(211)的上方通过掺杂形成有第三导电类型掺杂区(213)，所述第一导电类型掺杂区(211)与所述第三导电类型掺杂区(213)形成所述第一PN结；
所述第二导电类型掺杂区(212)的上方通过掺杂形成有第四导电类型掺杂区(214)，所述第二导电类型掺杂区(212)与位于其上方的第四导电类型掺杂区(214)形成所述第二PN结。
7.如权利要求6所述的沟槽型碳化硅MOSFET结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型，所述第三导电类型为P型，所述第四导电类型为N型。
8.如权利要求6所述的沟槽型碳化硅MOSFET结构，其特征在于，所述沟槽型碳化硅MOSFET结构还包括：
源极电极(31)，所述源极电极(31)形成于所述第一导电类型半导体源区(14)上且与所述第一导电类型半导体源区(14)相接触；
栅极电极，所述栅极电极与所述控制栅结构相接触；
漏极电极(32)，所述漏极电极(32)形成于所述第一导电类型衬底(11)下方且与所述第一导电类型衬底(11)相接触。
9.如权利要求8所述的沟槽型碳化硅MOSFET结构，其特征在于，所述控制栅结构与所述源极电极(31)之间通过第二隔离介质(42)隔离。
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