CN215008216U - 一种改善大芯片分层的结构 - Google Patents
一种改善大芯片分层的结构 Download PDFInfo
- Publication number
- CN215008216U CN215008216U CN202120870682.7U CN202120870682U CN215008216U CN 215008216 U CN215008216 U CN 215008216U CN 202120870682 U CN202120870682 U CN 202120870682U CN 215008216 U CN215008216 U CN 215008216U
- Authority
- CN
- China
- Prior art keywords
- groove
- frame
- dovetail
- wafer
- layering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本实用新型公开一种改善大芯片分层的结构，包括框架、晶圆、焊料和铝线，晶圆一侧的框架上设有V形槽，V形槽一侧设有锁定槽，锁定槽包括垂直槽和位于垂直槽下方的燕尾槽，垂直槽向下设置于框架的内部，燕尾槽的小口端承接与垂直槽的底部。锁定槽上的垂直槽有效增加塑封料和框架之间的接触面积，并且能够形成塑封料冲进框架里加一倒扣效果，结合牢固，不易松动，增加框架的对塑封料的咬合力，有效防止芯片分层的现象的发生，并且垂直槽的设置可以促进塑封料进入到燕尾槽内。
Description
技术领域
本实用新型涉及芯片制造领域，具体是一种改善大芯片分层的结构。
背景技术
对于大尺寸芯片（芯片面积大于20mm^2）封装产品，在封装完成后，经过高温回流焊或环境温湿度变化后，容易产生芯片和基导之间的分层，继而影响产品寿命，或性能（阻抗超标）和失效。
V型槽为目前的业内通用做法，因为产品结构决定了，封装工艺过程中图示产品上端容易产生框架和塑封料的分层，并且分层会延申到芯片和框架之间。最后导致产品失效。V型槽设计对产品上端的锁封受温度变化，切割工艺拉扯应力等造成的分层风险不足以消除。单一V型槽形成的塑封料与框架间的咬合界面不够牢靠。
此外，在已经公开的现有技术CN201721603409，公开了一种通信用GaN基射频功放芯片，芯片包括由上向下依次设置且固定连接的第一管芯、第二管芯和封装基板，第二管芯上的焊盘借助键合引线与封装基板上的焊盘连接，关键是：位于第二管芯下方的封装基板上端面设置有凸台，凸台上端面开设有至少两个燕尾槽，所有的燕尾槽平行设置，第二管芯下端设置有燕尾条，燕尾条的高度小于燕尾槽的深度，第二管芯借助燕尾条和燕尾槽的配合与封装基板插接，燕尾条的侧壁与燕尾槽接触，燕尾条与燕尾槽的底面之间设置有粘接层。虽然在文中基板上也设有燕尾槽，但是基板上的燕尾槽结构是单一的，塑封料和燕尾槽之间的接触面为底面和斜侧面，仅仅依靠燕尾槽上顶部的支撑力，与塑封料之间的咬合力度是远远不够的，当塑封料和燕尾槽底部产生间隙分离的时候，塑封料极大可能还是会脱离燕尾槽，导致塑封料和基板之间的分离。
实用新型内容
之前的塑封料和框架之间的接触面积太小，受其它因素影响的时候，容易造成分离的问题，因此，本实用新型公开了一种改善大芯片分层的结构，有效提高框架和塑封料之间的结合力。
本实用新型的技术方案为：一种改善大芯片分层的结构，包括框架、晶圆、焊料和铝线，晶圆一侧的框架上设有V形槽， V形槽一侧设有锁定槽，锁定槽包括垂直槽和位于垂直槽下方的燕尾槽，垂直槽向下设置于框架的内部，燕尾槽的小口端承接与垂直槽的底部。
进一步地，燕尾槽的小口端在上，大口端在下，小口端的宽度小于大口端，垂直槽的深度大于燕尾槽的竖直方向的深度，燕尾槽的大口端的宽度小于垂直槽的水平方向的宽度。
进一步地，锁定槽的深度大于V形槽的深度，垂直槽的深度为0.145-0.155mm，燕尾槽的深度为0.115-0.125mm。
进一步地，V形槽位于晶圆和锁定槽之间的位置。
进一步地，晶圆通过焊料和框架底部相连，晶圆上表面通过铝线和另一侧的框架引脚相连，另一侧的框架上方和底部都设有V形槽，焊料末端流入晶圆一侧的V形槽内，框架之间及上方的铝线上方填充有塑封料。
进一步地，塑封料填充到V形槽和锁定槽内。
本实用新型的有益之处：锁定槽上的垂直槽有效增加塑封料和框架之间的接触面积，并且能够形成塑封料冲进框架里加一倒扣效果，结合牢固，不易松动，增加框架的对塑封料的咬合力，有效防止芯片分层的现象的发生，并且垂直槽的设置可以促进塑封料进入到燕尾槽内。
附图说明
图1为本实用新型的结构示意图；
图2为本实用新型锁定槽的结构示意图；
其中：1、框架，2、焊料，3、晶圆，4、塑封料，5、铝线，6、锁定槽，61、垂直槽，62、燕尾槽，621、小口端，622、大口端，7、V形槽。
具体实施方式
为了加深对本实用新型的理解，下面结合附图详细描述本实用新型的具体实施方式，该实施例仅用于解释本实用新型，并不构成对本实用新型的保护范围的限定。
如图1-2所示，一种改善大芯片分层的结构，包括框架1、晶圆3、焊料2和铝线5，晶圆3一侧的框架1上设有V形槽7，晶圆3通过焊料2和框架1底部相连，晶圆3上表面通过铝线5和另一侧的框架1引脚相连，另一侧的框架1上方和底部都设有V形槽7，焊料2末端流入晶圆3一侧的V形槽7内，焊料在焊接工艺过程中，在高温条件下，有流动性，向芯片四周扩散，流到V形槽内，框架1之间及上方的铝线5上方填充有塑封料4，塑封料4填充到V形槽7和锁定槽6内。
V形槽7一侧设有锁定槽6，V形槽7位于晶圆3和锁定槽6之间的位置，锁定槽6包括垂直槽61和位于垂直槽61下方的燕尾槽62，垂直槽61向下设置于框架1的内部，燕尾槽62的小口端621承接与垂直槽61的底部，垂直槽的设置可以促进塑封料进入到燕尾槽内。
燕尾槽62的小口端621在上，大口端622在下，小口端621的宽度小于大口端622，垂直槽61的深度大于燕尾槽62的竖直方向的深度，燕尾槽62的大口端的宽度小于垂直槽61的水平方向的宽度，锁定槽6的深度大于V形槽7的深度，垂直槽61的深度为0.145-0.155mm，燕尾槽62的深度为0.115-0.125mm。
框架上的锁定槽的结构能够增大和塑封料的接触面积，不仅形成X、Y、Z方向，有锁定效果，因为小口端的宽度小于大口端的宽度，Z方向同样有锁定效果。此种情况，当产品在从高温到低温，因热膨胀系数铜比塑封料小很多的情况下，塑封料收缩力在Z方向上，会因此结构锁定槽的锁定作用避免塑封料与铜的分层。
Claims (6)
1.一种改善大芯片分层的结构，包括框架、晶圆、焊料和铝线，所述晶圆一侧的框架上设有V形槽，其特征在于：所述V形槽一侧设有锁定槽，所述锁定槽包括垂直槽和位于垂直槽下方的燕尾槽，所述垂直槽向下设置于框架的内部，所述燕尾槽的小口端承接与垂直槽的底部。
2.根据权利要求1所述的一种改善大芯片分层的结构，其特征在于：所述燕尾槽的小口端在上，大口端在下，小口端的宽度小于大口端，所述垂直槽的深度大于燕尾槽的竖直方向的深度，所述燕尾槽的大口端的宽度小于垂直槽的水平方向的宽度。
3.根据权利要求2所述的一种改善大芯片分层的结构，其特征在于：所述锁定槽的深度大于V形槽的深度，所述垂直槽的深度为0.145-0.155mm，所述燕尾槽的深度为0.115-0.125mm。
4.根据权利要求1所述的一种改善大芯片分层的结构，其特征在于：所述V形槽位于晶圆和锁定槽之间的位置。
5.根据权利要求1所述的一种改善大芯片分层的结构，其特征在于：所述晶圆通过焊料和框架底部相连，所述晶圆上表面通过铝线和另一侧的框架引脚相连，所述另一侧的框架上方和底部都设有V形槽，所述焊料末端流入晶圆一侧的V形槽内，所述框架之间及上方的铝线上方填充有塑封料。
6.根据权利要求5所述的一种改善大芯片分层的结构，其特征在于：所述塑封料填充到V形槽和锁定槽内。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202120870682.7U CN215008216U (zh) | 2021-04-26 | 2021-04-26 | 一种改善大芯片分层的结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202120870682.7U CN215008216U (zh) | 2021-04-26 | 2021-04-26 | 一种改善大芯片分层的结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN215008216U true CN215008216U (zh) | 2021-12-03 |
Family
ID=79091982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202120870682.7U Active CN215008216U (zh) | 2021-04-26 | 2021-04-26 | 一种改善大芯片分层的结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN215008216U (zh) |
-
2021
- 2021-04-26 CN CN202120870682.7U patent/CN215008216U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102714201A (zh) | 半导体封装和方法 | |
| JP5876645B2 (ja) | リードフレームの製造方法 | |
| TW200601537A (en) | Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe | |
| US7095096B1 (en) | Microarray lead frame | |
| CN110690189A (zh) | 一种大功率驱动电路的eHSOP5L引线框架及其封装件和生产方法 | |
| CN215008216U (zh) | 一种改善大芯片分层的结构 | |
| USRE43818E1 (en) | Fabrication of an integrated circuit package | |
| US6199743B1 (en) | Apparatuses for forming wire bonds from circuitry on a substrate to a semiconductor chip, and methods of forming semiconductor chip assemblies | |
| CN109904079A (zh) | 封装基板制造工艺、封装基板以及芯片封装结构 | |
| CN209000909U (zh) | 一种结构紧凑的引线框架排 | |
| CN208622715U (zh) | 一种矩阵式多排sot33-4l引线框架及其芯片封装件 | |
| KR100323189B1 (ko) | 반도체장치의제조방법,프레스금형및가이드레일 | |
| CN213401186U (zh) | 一种具有应力释放结构的引线框架及封装料片 | |
| CN219917160U (zh) | 半蚀刻引线框架 | |
| CN204809215U (zh) | 一种封装框架结构 | |
| TWI826277B (zh) | 封裝方法 | |
| CN204946889U (zh) | 一种封装框架结构 | |
| US20230411252A1 (en) | Manufacturing method of semiconductor packaging member, semiconductor packaging member and mounting method thereof | |
| CN219892179U (zh) | 一种芯片封装共晶结构 | |
| CN215418160U (zh) | 一种巨量转移芯片 | |
| CN215118893U (zh) | 一种预折弯引脚和包含该预折弯引脚的贴片式保护器 | |
| CN210743939U (zh) | 一种半导体封装用引线框架 | |
| JP2013235896A (ja) | 半導体装置の製造方法及び半導体装置 | |
| CN221352748U (zh) | 一种芯片封装结构 | |
| CN212917981U (zh) | 一种适用于多芯片的压模头结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |