CN210723041U - 一种耐高压高emi超结mosfet芯片 - Google Patents
一种耐高压高emi超结mosfet芯片 Download PDFInfo
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Abstract
本实用新型涉及一种耐高压高EMI超结MOSFET芯片，包括底层的N+型重掺杂衬底，上述N+型重掺杂衬底上面依次设置N‑型辅助层、N型漂移层；上述N型漂移层内部上方设置有第一P型体区和第二P型体区；上述第一P型体区、第二P型体区的上端均连接有两个N+型体区；上述N型漂移层的上表面形成栅极结构，上述栅极结构的两端分别与上述第一P型体区和第二P型体区接触；上述第一P型体区、第二P型体区在N型漂移层内部向上述N‑型辅助层延伸分别形成第一P柱、第二P柱；上述第一P柱、第二P柱均由P‑包体区包围P+柱构成。有益效果是提高了高EMI超结MOSFET芯片的耐高压程度。
Description
【技术领域】
本实用新型涉及半导体技术领域，具体涉及一种耐高压高EMI超结MOSFET芯片。
【背景技术】
功率MOS场效应晶体管，即MOSFET，其原意是：MOS(Metal Oxide Semiconductor金属氧化物半导体)，FET(Field Effect Transistor场效应晶体管)，即以金属层(M)的栅极隔着氧化层(O)利用电场的效应来控制半导体(S)的场效应晶体管。VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻相互矛盾。超结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型和N型半导体薄层，在较低反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使N型区在高掺杂浓度下实现高的击穿电压；从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。超结MOSFET具有导通损耗低、栅极电荷低、开关速度快、器件发热小和能效高的优点，产品广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。
高压MOS管和低压MOS管在器件结构和工艺方法上又有很多不同点：(1)器件横向尺寸上，HV-MOS的原胞尺寸(pitch)一般在十几微米，而LV-MOS的pitch一般只有几微米，在相同的芯片面积上，LV-MOS的原胞密度会比HV-MOS高出很多，所以低压器件对于工艺特征尺寸和光刻对准精度等要求更高，难度更大；(2)器件纵向尺寸上，HV-MOS的N型外延层厚度和沟槽深度一般有几十微米，而LV-MOS会在几个微米，对于引入这样一个深槽结构，其深度越深，工艺难度越大，所以高压器件更加依赖于沟槽的深度和工艺；(3)沟槽的实现工艺上，HV-MOS的P柱(Ppillar-trench)是由P型杂质构成的，在N型外延层上首先利用深槽刻蚀工艺直接挖出沟槽结构，然后外延生长P型杂质层，而LV-MOS的多晶硅柱是由二氧化硅层和多晶硅层构成的，在N型外延层中挖出沟槽，然后热生长二氧化硅介质层，在进行多晶硅的淀积，形成所需的多晶硅柱。
附图1是一种高EMI超结MOSFET芯片结构图。如附图1所示，一种高EMI超结MOSFET芯片提高EMI是在传统超结MOSFET芯片的N型漂移层增加一个N-型辅助层，称之为底端辅助层(BAL：Bottom Assist Layer)。在具有相同的深宽比(深宽比<5)时，一种高EMI超结MOSFET芯片可以获得比传统超结MOSFET芯片更低的导通电阻，而深宽比则直接影响工艺的难度及成本。在传统超结MOSFET芯片中，深宽比的减小主要是由于N区和P区宽度的增加，从而使导通电阻RON有较大提高，而在一种高EMI超结MOSFET芯片中，RON是超结结构的电阻与N-型辅助层的电阻的总和。因为两者是串联在一起的，所以减小深宽比实际上是减小超结结构部分的深度，也就同时增加了N-型辅助层的深度。由于N-型辅助层掺杂浓度是按照低压功率MOSFET的漂移层设定的，其深度增加后所带来的电阻增大量比较小，所以较之传统超结MOSFET，一种高EMI超结MOSFET芯片总的RON值更小。对于一种高EMI超结MOSFET芯片耐压主要由深槽结构的第一P柱、第二P柱来决定，但是工艺能力的限制，往往限制了一种高EMI超结MOSFET芯片继续往高压/超高压方向的发展。
【实用新型内容】
本实用新型的目的是，提供一种耐高压的高EMI的超结MOSFET芯片。
为实现上述目的，本实用新型采取的技术方案是一种耐高压高EMI超结MOSFET芯片，包括底层的N+型重掺杂衬底，上述N+型重掺杂衬底上面依次设置N-型辅助层、N型漂移层；上述N型漂移层内部上方设置有第一P型体区和第二P型体区；上述第一P型体区、第二P型体区的上端均连接有两个N+型体区；上述N型漂移层的上表面形成栅极结构，上述栅极结构的两端分别与上述第一P型体区和第二P型体区接触；上述第一P型体区、第二P型体区在N型漂移层内部向上述N-型辅助层延伸分别形成第一P柱、第二P柱；上述第一P柱、第二P柱均由P-包体区包围P+柱构成。
优选地，上述栅极结构包括形成于上述N+型体区外延的栅氧化层和形成于上述栅氧化层中的多晶硅栅极。
优选地，上述第一P型体区和第二P型体区上端均形成有N型重掺杂源区及P型重掺杂接触区；上述N型重掺杂源区及P型重掺杂接触区与设置在表面的源极金属层接触；上述源极金属层与上述栅极结构之间通过绝缘层隔离。
优选地，上述第一P型体区、第二P型体区的宽度大于上述第一P柱或第二P柱的宽度。
优选地，上述第一P柱、第二P柱为P型单晶硅。
优选地，上述第一P型体区、第二P型体区的厚度是3～6微米；上述第一P柱和第二P柱的深度是30～60微米；上述N-型辅助层的厚度是10～20微米。
本实用新型一种耐高压高EMI超结MOSFET芯片有以下有益效果：将高EMI超结MOSFET芯片的P柱设计成P+柱掺杂浓度比较高，P-包体区掺杂浓度比较低的构造，提高了高EMI超结MOSFET芯片的耐高压程度。
【附图说明】
图1是一种高EMI超结MOSFET芯片结构图。
图2是一种耐高压高EMI超结MOSFET芯片结构图。
附图中涉及的附图标记和组成部分如下所示：201、N+型重掺杂衬底，202、N-型辅助层，203、N型漂移层，204、P+包体区、205、P+柱，206、第一P型体区，207、第二P型体区，208、N+型体区，209、栅氧化层，210、多晶硅栅极，211、源极金属层，212、第一P柱，213、第二P柱。
【具体实施方式】
下面结合实施例并参照附图对本实用新型作进一步描述。
实施例
本实施例实现一种耐高压屏蔽栅功率MOSFET芯片。
图2示出了一种耐高压高EMI超结MOSFET芯片结构图。如附图2所示：一种耐高压高EMI超结MOSFET芯片，包括底层的N+型重掺杂衬底201，上述N+型重掺杂衬底201上面依次设置N-型辅助层202、N型漂移层203；上述N型漂移层203内部上方设置有第一P型体区206和第二P型体区207；上述第一P型体区206、第二P型体区208的上端均连接有两个N+型体区208；上述N型漂移层203的上表面形成栅极结构，上述栅极结构的两端分别与上述第一P型体区206和第二P型体区207接触；上述第一P型体区206、第二P型体区207在N型漂移层203内部向上述N-型辅助层202延伸分别形成第一P柱212、第二P柱213；上述第一P柱212、第二P柱213均由P-包体区204包围P+柱205构成。
优选地，上述栅极结构包括形成于上述N+型体区208外延的栅氧化层209和形成于上述栅氧化层209中的多晶硅栅极210。
优选地，上述第一P型体区206和第二P型体区207上端均形成有N型重掺杂源区及P型重掺杂接触区；上述N型重掺杂源区及P型重掺杂接触区与设置在表面的源极金属层211接触；上述源极金属层211与上述栅极结构之间通过绝缘层隔离。
优选地，上述第一P型体区206、第二P型体区207的宽度大于上述第一P柱212或第二P柱213的宽度。
优选地，上述第一P柱212、第二P柱213为P型单晶硅。
优选地，上述第一P型体区206、第二P型体区207的厚度是3～6微米；上述第一P柱212和第二P柱213的深度是30～60微米；上述N-型辅助层202的厚度是10～20微米。
本实施例主要是优化第一P柱212和第二P柱213的掺杂，而不是第一P型体区206、第二P型体区207的掺杂。将高EMI超结MOSFET芯片的第一P柱212和第二P柱213设计成P+柱205掺杂浓度比较高，P-包体区204掺杂浓度比较低的构造，提高了高EMI超结MOSFET芯片的耐高压程度。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和补充，这些改进和补充也应视为本实用新型的保护范围。
Claims (6)
1.一种耐高压高EMI超结MOSFET芯片，包括底层的N+型重掺杂衬底(201)，所述N+型重掺杂衬底(201)上面依次设置N-型辅助层(202)、N型漂移层(203)；所述N型漂移层(203)内部上方设置有第一P型体区(206)和第二P型体区(207)；所述第一P型体区(206)、第二P型体区(207)的上端均连接有两个N+型体区(208)；所述N型漂移层(203)的上表面形成栅极结构，所述栅极结构的两端分别与所述第一P型体区(206)和第二P型体区(207)接触；所述第一P型体区(206)、第二P型体区(207)在N型漂移层(203)内部向所述N-型辅助层(202)延伸分别形成第一P柱(212)、第二P柱(213)；其特征在于：所述第一P柱(212)、第二P柱(213)均由P-包体区(204)包围P+柱(205)构成。
2.根据权利要求1所述的一种耐高压高EMI超结MOSFET芯片，其特征在于：所述栅极结构包括形成于所述N+型体区(208)外延的栅氧化层(209)和形成于所述栅氧化层(209)中的多晶硅栅极(210)。
3.根据权利要求2所述的一种耐高压高EMI超结MOSFET芯片，其特征在于：所述第一P型体区(206)和第二P型体区(207)上端均形成有N型重掺杂源区及P型重掺杂接触区；所述N型重掺杂源区及P型重掺杂接触区与设置在表面的源极金属层(211)接触；所述源极金属层(211)与所述栅极结构之间通过绝缘层隔离。
4.根据权利要求1所述的一种耐高压高EMI超结MOSFET芯片，其特征在于：所述第一P型体区(206)、第二P型体区(207)的宽度大于所述第一P柱(212)或第二P柱(213)的宽度。
5.根据权利要求1所述的一种耐高压高EMI超结MOSFET芯片，其特征在于：所述第一P柱(212)、第二P柱(213)为P型单晶硅。
6.根据权利要求1所述的一种耐高压高EMI超结MOSFET芯片，其特征在于：所述第一P型体区(206)、第二P型体区(207)的厚度是3～6微米；所述第一P柱(212)和第二P柱(213)的深度是30～60微米；所述N-型辅助层(202)的厚度是10～20微米。
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