CN210668354U - 一种芯片及芯片封装结构 - Google Patents

一种芯片及芯片封装结构 Download PDF

Info

Publication number
CN210668354U
CN210668354U CN201922108901.3U CN201922108901U CN210668354U CN 210668354 U CN210668354 U CN 210668354U CN 201922108901 U CN201922108901 U CN 201922108901U CN 210668354 U CN210668354 U CN 210668354U
Authority
CN
China
Prior art keywords
chip
glass passivation
lead frame
cover plate
junction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201922108901.3U
Other languages
English (en)
Inventor
高骏华
裴紫伟
曾剑飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Littelfuse Semiconductor (Wuxi) Co Ltd
Original Assignee
Littelfuse Semiconductor (Wuxi) Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Littelfuse Semiconductor (Wuxi) Co Ltd filed Critical Littelfuse Semiconductor (Wuxi) Co Ltd
Priority to CN201922108901.3U priority Critical patent/CN210668354U/zh
Application granted granted Critical
Publication of CN210668354U publication Critical patent/CN210668354U/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本实用新型涉及半导体器件技术领域,公开一种芯片及芯片封装结构。芯片包括至少一个PN结,芯片的上表面和/或下表面设有至少三个不沿同一直线排布的玻璃钝化点,且芯片同一表面上的玻璃钝化点的数量不少于PN结的数量,每个PN结的位置与芯片同一表面上的一个玻璃钝化点的位置上下正对。芯片封装结构包括芯片、引线框架和盖板,引线框架与芯片的下表面通过焊料粘接固定,盖板与芯片的上表面通过焊料粘接固定;芯片上表面的玻璃钝化点与盖板的下表面相接触,和/或芯片下表面的玻璃钝化点与引线框架的上表面相接触。本实用新型能有效防止在芯片装配过程中盖板和引线框架发生倾斜,提高了芯片封装结构的质量,减少了产品的废品率,增加了产量。

Description

一种芯片及芯片封装结构
技术领域
本实用新型涉及半导体器件技术领域,尤其涉及一种芯片及芯片封装结构。
背景技术
随着当前科技的快速发展,芯片的应用越来越广,各种电子设备对芯片及芯片封装结构的质量也提出了越来越高的要求。如图1和图2所示,现有一种芯片1’在P型磷结区与N型硼结区的接触区域具有两个浅层结(PN结),这两个PN结所在的位置结构较为脆弱,容易被电压击穿,因而通常在芯片1’的上表面或下表面与这两个PN结相对的位置设置两个玻璃钝化点12’,以作为钝化保护。但是同一表面的两个玻璃钝化点12’的连线形成直线形状,在装配过程中,当芯片1’与其上方的盖板3’或下方的引线框架连接时,很容易引起盖板3’或引线框架的倾斜,使得芯片1’与盖板3’之间或芯片1’与引线框架之间的焊料5’厚度不均匀,从而影响整个芯片封装结构的质量,降低产品的产量。
实用新型内容
基于以上所述,本实用新型的目的在于提供一种芯片及芯片封装结构,能够有效避免芯片装配过程中盖板和引线框架发生倾斜,提高芯片封装结构的质量。
为达上述目的,本实用新型采用以下技术方案:
一种芯片,包括至少一个PN结,所述芯片的上表面和/或下表面设有至少三个不沿同一直线排布的玻璃钝化点,且所述芯片同一表面上的所述玻璃钝化点的数量不少于所述PN结的数量,每个所述PN结的位置与所述芯片同一表面上的一个所述玻璃钝化点的位置上下正对。
作为一种芯片的优选方案,所述芯片具有两个所述PN结,所述芯片包括依次层叠的第一N型硼结区、P型磷结区和第二N型硼结区,两个所述PN结分别位于所述第一N型硼结区与所述P型磷结区的连接处及所述P型磷结区与所述第二N型硼结区的连接处。
作为一种芯片的优选方案,所述芯片的上表面和下表面均设置有三个所述玻璃钝化点,所述芯片同一表面上的三个所述玻璃钝化点呈三角形排布。
作为一种芯片的优选方案,所述玻璃钝化点通过电镀加工附着于所述芯片的表面。
作为一种芯片的优选方案,所述芯片上各所述玻璃钝化点的高度均一致,且各所述玻璃钝化点的大小与所述PN结的大小相适配,以使所述玻璃钝化点能覆盖所述PN结。
作为一种芯片的优选方案,所述玻璃钝化点的材料为锌硼硅酸盐玻璃。
一种芯片封装结构,包括以上任一方案所述的芯片,还包括引线框架和盖板;所述引线框架设置于所述芯片的下方,所述引线框架与所述芯片的下表面通过焊料粘接固定,所述焊料能使所述芯片与所述引线框架电导通;所述盖板设置于所述芯片的上方,所述盖板与所述芯片的上表面通过焊料粘接固定,所述焊料能使所述芯片与所述盖板电导通;所述芯片上表面的玻璃钝化点与所述盖板的下表面相接触,和/或所述芯片下表面的玻璃钝化点与所述引线框架的上表面相接触。
作为一种芯片封装结构的优选方案,所述芯片封装结构还包括塑封体,所述塑封体包覆于组装后的所述盖板、所述芯片和所述引线框架的外部,所述引线框架的两端由所述塑封体的两侧引出。
作为一种芯片封装结构的优选方案,所述盖板和所述引线框架的材料均为铜;所述焊料的材料为锡或铅锡合金。
作为一种芯片封装结构的优选方案,所述塑封体的材料为环氧树脂模塑料。
本实用新型的有益效果为:
本实用新型由于芯片上的玻璃钝化点的数量不少于PN结的数量,从而能够对每个PN结所在的薄弱区域进行钝化保护,使其免受外界环境的侵扰,提高器件的稳定性;由于至少三个玻璃钝化点在芯片同一表面且不沿同一条直线排布,因而能构成多边形的形状,当芯片与其上方的盖板或与其下方的引线框架连接时,能够保证盖板和引线框架的水平度,有效防止在装配过程中盖板和引线框架发生倾斜,使芯片与盖板之间以及芯片与引线框架之间的焊料厚度均匀,从而提高了芯片封装结构的质量,减少了产品的废品率,增加了产量。
附图说明
图1是现有技术提供的芯片的俯视结构示意图;
图2是现有技术提供的芯片和盖板的主视结构示意图;
图3是本实用新型实施例提供的芯片封装结构的示意图;
图4是本实用新型实施例提供的芯片的剖面结构示意图;
图5是本实用新型实施例提供的芯片的俯视结构示意图;
图6是本实用新型实施例提供的芯片和盖板的主视结构示意图。
图中:
1’-芯片;12’-玻璃钝化点;3’-盖板;5’-焊料;
1-芯片;11-PN结;12-玻璃钝化点;13-第一N型硼结区;14-P型磷结区;
15-第二N型硼结区;2-引线框架;3-盖板;4-塑封体;5-焊料。
具体实施方式
下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是,此处所描述的具体实施例仅仅用于解释本实用新型,而非对本实用新型的限定。另外还需说明的是,为了便于描述,附图中仅示出了与本实用新型相关的部分而非全部结构。
在本实用新型的描述中,除非另有明确的规定和限定,术语“相连”、“连接”、“固定”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或成一体;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本实用新型中的具体含义。
在本实用新型中,除非另有明确的规定和限定,第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触,也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且,第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方,或仅仅表示第一特征水平高度小于第二特征。
在本实施例的描述中,术语“上”、“下”、“左”“右”、等方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述和简化操作,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本实用新型的限制。此外,术语“第一”、“第二”仅仅用于在描述上加以区分,并没有特殊的含义。
图3是本实施例提供的芯片封装结构的示意图。如图3所示,本实施例提供一种芯片封装结构,包括芯片1、引线框架2、盖板3和塑封体4。其中,引线框架2设置于芯片1的下方,引线框架2与芯片1的下表面通过焊料5粘接固定。具体地,此处的焊料5为导电材料,焊料5能够使芯片1与引线框架2电导通。盖板3设置于芯片1的上方,盖板3与芯片1的上表面通过焊料5粘接固定。同样,此处的焊料5能够使芯片1与盖板3电导通。本实施例中,引线框架2的两端设有正极和负极两个引脚,两个引脚中的一个与引线框架2连接,另一个与盖板3连接,通过两个引脚实现芯片1与其它电子器件的电导通。优选地,本实施例中盖板3和引线框架2的材料均为铜,焊料5的材料为锡或铅锡合金,以进一步提高相应器件之间的导电性能。
进一步地,本实施例的塑封体4包覆于组装后的盖板3、芯片1和引线框架2的外部,引线框架2两端的引脚由塑封体4的两侧引出。本实施例通过设置塑封体4,能够对芯片1的结构形成保护,大大提高了芯片1的强度和使用可靠性,有效防止芯片1发生断裂和损伤。塑封体4可采用有机树脂材料制作。优选地,本实施例中,塑封体4的材料为环氧树脂模塑料(EMC-Epoxy Molding Compound)。环氧树脂模塑料是以环氧树脂为基体树脂,以高性能酚醛树脂为固化剂,加入硅微粉等为填料,以及添加多种助剂混配而成的粉状模塑料。塑封时,用传递成型法将环氧树脂模塑料挤压入模腔并将其中的半导体芯片包埋,同时交联固化成型,从而成为具有一定结构外型的半导体器件。
图4是本实施例提供的芯片1的剖面结构示意图,图5是本实施例提供的芯片1的俯视结构示意图,图6是本实施例提供的芯片1和盖板3的主视结构示意图。参考图4,本实施例提供还提供一种芯片1,该芯片1具有两个PN结11,具体地,该芯片1包括依次层叠的第一N型硼结区13、P型磷结区14和第二N型硼结区15,两个PN结11分别位于第一N型硼结区13与P型磷结区14的连接处以及P型磷结区14与第二N型硼结区15的连接处。由于PN结11是芯片1上的薄弱区域,在使用过程中容易被电压击穿,因此需要对PN结11进行钝化保护。参考图5和图6,本实施例中,在芯片1的上表面设有三个不沿同一条直线排布的玻璃钝化点12。其中,两个玻璃钝化点12的位置与上述两个PN结11的位置一一对应,由于玻璃与芯片1的单晶硅材质具有很好的结合性能,从而能够对PN结11形成较好的保护,使PN结11免受外界环境的侵扰,提高了器件的稳定性。另一个玻璃钝化点12作为辅助作用,与前述两个玻璃钝化点12一起组成三角形形状,通过这三个玻璃钝化点12对盖板3接触支撑,能够有效保证盖板3的平稳性,防止盖板3发生倾斜,使芯片1与盖板3之间的焊料5厚度均匀,从而提高该芯片封装结构的质量。
进一步地,本实施例在芯片1的下表面也设有三个不沿同一条直线排列的玻璃钝化点12,其中两个玻璃钝化点12的位置与两个PN结11的位置一一对应,另一个玻璃钝化点12作为辅助作用,与前述两个玻璃钝化点12一起组成三角形形状,通过这三个玻璃钝化点12与引线框架2相接触,增加了其连接结构的稳定性,防止芯片1和引线框架2之间发生相对倾斜,使芯片1与引线框架2之间的焊料5厚度均匀。
需要说明的是,在其它实施例中,芯片1上也可以设置3个以上的玻璃钝化点12,具体应根据芯片1的结构进行设置,只要保证在芯片1的同一表面上的玻璃钝化点12的数量不少于PN结11的数量,且每个PN结11都能正对芯片1同一表面上的一个玻璃钝化点12即可。本实施例由于芯片1上的玻璃钝化点12的数量不少于PN结11的数量,从而能够对每个PN结11所在的薄弱区域进行钝化保护,使其免受外界环境的侵扰,提高器件的稳定性;由于至少三个玻璃钝化点12在芯片1同一表面不沿同一条直线排布,因而能够构成多边形的形状,当芯片1与其上方的盖板3或与其下方的引线框架2连接时,能够保证盖板3和引线框架2的水平度,有效防止在装配过程中盖板3和引线框架2发生倾斜,从而提高了芯片封装结构的质量,减少了产品的废品率,增加了产量。
另一方面,由于盖板3和芯片1之间,以及引线框架2和芯片1之间还填充有起导电作用的焊料5,因此,当设置的玻璃钝化点12过多时,也会导致填充的焊料5的减少,从而影响芯片1与盖板3之间,以及芯片1与引线框架2之间的导电性。因此,本实施例优选地,在芯片1的上表面和下表面均设置三个玻璃钝化点12,从而既能够避免引线框架2和盖板3的倾斜,又能够兼顾芯片1与引线框架2之间及芯片1与盖板3之间的导电性。
进一步地,本实施例中,各玻璃钝化点12通过电镀加工附着于芯片1上,其加工方便、连接可靠。芯片1的同一表面上各玻璃钝化点12的高度均一致,从而当芯片1与引线框架2或盖板3抵接时,其接触面与芯片1所在的平面平行,避免引线框架2和盖板3发生倾斜现象。进一步地,各玻璃钝化点12的大小应与PN结11的大小相适配,即玻璃钝化点12的径向尺寸能够覆盖PN结11,从而对PN结11形成有效保护。作为优选,本实施例的玻璃钝化点12采用锌硼硅酸盐玻璃,该材料与单晶硅具有较好的结合性能,能对PN结11形成良好的钝化保护,确保了后续芯片1的封装质量,提高了芯片1在使用过程中的稳定性和可靠性。
注意,上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解,本实用新型不限于这里所述的特定实施例,对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此,虽然通过以上实施例对本实用新型进行了较为详细的说明,但是本实用新型不仅仅限于以上实施例,在不脱离本实用新型构思的情况下,还可以包括更多其他等效实施例,而本实用新型的范围由所附的权利要求范围决定。

Claims (10)

1.一种芯片,其特征在于,包括:至少一个PN结(11),所述芯片(1)的上表面和/或下表面设有至少三个不沿同一直线排布的玻璃钝化点(12),且所述芯片(1)同一表面上的所述玻璃钝化点(12)的数量不少于所述PN结(11)的数量,每个所述PN结(11)的位置与所述芯片(1)同一表面上的一个所述玻璃钝化点(12)的位置上下正对。
2.根据权利要求1所述的芯片,其特征在于,所述芯片(1)具有两个所述PN结(11),所述芯片(1)包括依次层叠的第一N型硼结区(13)、P型磷结区(14)和第二N型硼结区(15),两个所述PN结(11)分别位于所述第一N型硼结区(13)与所述P型磷结区(14)的连接处及所述P型磷结区(14)与所述第二N型硼结区(15)的连接处。
3.根据权利要求2所述的芯片,其特征在于,所述芯片(1)的上表面和下表面均设置有三个所述玻璃钝化点(12),所述芯片(1)同一表面上的三个所述玻璃钝化点(12)呈三角形排布。
4.根据权利要求1所述的芯片,其特征在于,所述玻璃钝化点(12)通过电镀加工附着于所述芯片(1)的表面。
5.根据权利要求1-4任一项所述的芯片,其特征在于,所述芯片(1)上各所述玻璃钝化点(12)的高度均一致,且各所述玻璃钝化点(12)的大小与所述PN结(11)的大小相适配,以使所述玻璃钝化点(12)能覆盖所述PN结(11)。
6.根据权利要求1-4任一项所述的芯片,其特征在于,所述玻璃钝化点(12)的材料为锌硼硅酸盐玻璃。
7.一种芯片封装结构,其特征在于,包括权利要求1-6任一项所述的芯片(1),还包括:
引线框架(2),设置于所述芯片(1)的下方,所述引线框架(2)与所述芯片(1)的下表面通过焊料(5)粘接固定,所述焊料(5)能使所述芯片(1)与所述引线框架(2)电导通;
盖板(3),设置于所述芯片(1)的上方,所述盖板(3)与所述芯片(1)的上表面通过焊料(5)粘接固定,所述焊料(5)能使所述芯片(1)与所述盖板(3)电导通;
所述芯片(1)上表面的玻璃钝化点(12)与所述盖板(3)的下表面相接触,和/或所述芯片(1)下表面的玻璃钝化点(12)与所述引线框架(2)的上表面相接触。
8.根据权利要求7所述的芯片封装结构,其特征在于,所述芯片封装结构还包括塑封体(4),所述塑封体(4)包覆于组装后的所述盖板(3)、所述芯片(1)和所述引线框架(2)的外部,所述引线框架(2)的两端由所述塑封体(4)的两侧引出。
9.根据权利要求7所述的芯片封装结构,其特征在于,所述盖板(3)和所述引线框架(2)的材料均为铜;所述焊料(5)的材料为锡或铅锡合金。
10.根据权利要求8所述的芯片封装结构,其特征在于,所述塑封体(4)的材料为环氧树脂模塑料。
CN201922108901.3U 2019-11-29 2019-11-29 一种芯片及芯片封装结构 Expired - Fee Related CN210668354U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201922108901.3U CN210668354U (zh) 2019-11-29 2019-11-29 一种芯片及芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201922108901.3U CN210668354U (zh) 2019-11-29 2019-11-29 一种芯片及芯片封装结构

Publications (1)

Publication Number Publication Date
CN210668354U true CN210668354U (zh) 2020-06-02

Family

ID=70810175

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201922108901.3U Expired - Fee Related CN210668354U (zh) 2019-11-29 2019-11-29 一种芯片及芯片封装结构

Country Status (1)

Country Link
CN (1) CN210668354U (zh)

Similar Documents

Publication Publication Date Title
CN101752329B (zh) 带有堆积式互联承载板顶端散热的半导体封装及其方法
US20080054438A1 (en) Semiconductor package structure having multiple heat dissipation paths and method of manufacture
US20130009300A1 (en) Semiconductor device and method for manufacturing same
US9653383B2 (en) Semiconductor device with thick bottom metal and preparation method thereof
CN102420217A (zh) 多芯片半导体封装体及其组装
KR20170086828A (ko) 메탈범프를 이용한 클립 본딩 반도체 칩 패키지
CN1453868A (zh) 多芯片封装体及其制造方法
US20070164411A1 (en) Semiconductor package structure and fabrication method thereof
CN105789154A (zh) 一种倒装芯片模组
CN217507316U (zh) 芯片封装结构
CN211719598U (zh) 一种线路可靠的散热型贴片式二极管
CN210668354U (zh) 一种芯片及芯片封装结构
US20110260315A1 (en) Power block and power semiconductor module using same
CN113644186A (zh) 一种倒装led芯片的封装结构
US10366943B2 (en) Packaged electronic device having stepped conductive structure and related methods
CN214542202U (zh) 一种防溢流的散热型碳化硅二极管
CN211719583U (zh) 一种芯片斜立的半导体器件封装结构
CN212113705U (zh) 一种功率半导体模块
CN214848611U (zh) 导线架管脚与导线架
CN210467820U (zh) 一种防断裂的贴片式二极管
CN112420649B (zh) 芯片封装结构及电子产品
CN202839586U (zh) 一种采用弹性装置的无外引脚扁平半导体封装结构
CN115332195B (zh) 双面SiP封装结构及其制作方法
KR20080067891A (ko) 멀티 칩 패키지
CN216818317U (zh) 一种新型sma贴片二极管

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20200602

CF01 Termination of patent right due to non-payment of annual fee