CN208141716U

CN208141716U - 显示器件及其像素电路

Info

Publication number: CN208141716U
Application number: CN201820458310.1U
Authority: CN
Inventors: 崔耀晨; 陈红
Original assignee: Kunshan Guoxian Photoelectric Co Ltd
Current assignee: Kunshan Govisionox Optoelectronics Co Ltd; Kunshan Guoxian Photoelectric Co Ltd
Priority date: 2018-03-30
Filing date: 2018-03-30
Publication date: 2018-11-23
Anticipated expiration: 2028-03-30

Abstract

本实用新型涉及一种像素电路。包括：连接走线，连接走线用于外接扫描线和数据线。第一存储电容，包括第一导电层、第一介电层和第二导电层，第一介电层设置于所述第一导电层和所述第二导电层之间。第二存储电容，包括第二导电层、第二介电层和第三导电层，第二介电层设置于第二导电层和第三导电层之间。连接走线设置在第二介电层上，与第三导电层位于同一膜层中。本实用新型还涉及一种具有上述像素电路的显示器件。本实用新型的显示器件及其像素电路，能够扩展像素电路的存储电容值，同时不会影响显示器件的开口率，并且不会增加工艺步骤。

Description

显示器件及其像素电路

技术领域

本实用新型涉及显示技术领域，特别是涉及一种像素电路和具有该像素电路的显示器件。

背景技术

近年来，随着显示技术的发展，显示器件的分辨率越来越高，像素单元的尺寸越来越小。特别是在有源矩阵显示器件中，像素电路更为复杂。同时还需要满足一定的开口率，使得存储电容的面积会越来越小，达不到理想的要求。

现有技术中，通常会牺牲开口率，扩大存储电容的面积，或是采用透明导电层作为存储电容。但是存储电容的面积仍然有限，电容量很难得到扩充。

实用新型内容

基于此，本实用新型提供了一种显示器件及其像素电路，能够扩展像素电路的存储电容值，同时不会影响显示器件的开口率，并且不会增加工艺步骤。

一种像素电路，包括：

连接走线，所述连接走线外接扫描线和数据线；

第一存储电容，包括第一导电层、第一介电层和第二导电层组成，所述第一介电层设置于所述第一导电层和所述第二导电层之间；

第二存储电容，包括位于所述第二导电层(222)远离所述第一导电层(221) 一侧上方的第三导电层(231)、与第一存储电容共用的所述第二导电层(222)，和设置于所述第二导电层(222)和第三导电层(231)之间的第二介电层(233)；

所述连接走线设置在所述第二介电层上，与所述第三导电层位于同一膜层中。

上述像素电路，具有两个存储电容，并且第三导电层是与所述连接走线同时制备得到的，不会增加额外的工序。同时不需要扩大存储电容的面积，不会影响所述像素电路的开口率。

在其中一个实施例中，所述第三导电层与所述第一导电层电连接。

在其中一个实施例中，所述像素电路还包括第一晶体管，所述第一晶体管具有栅极；

所述第一导电层与所述栅极电连接。

在其中一个实施例中，所述第二导电层与所述连接走线电连接。

在其中一个实施例中，所述第一导电层为所述栅极。

在其中一个实施例中，所述像素电路还包括第一过孔，所述第三导电层与所述第一导电层通过所述第一过孔电连接。

在其中一个实施例中，所述像素电路还包括第二过孔，所述第二导电层与所述连接走线通过所述第二过孔电连接。

在其中一个实施例中，所述第一导电层、所述第二导电层和所述第三导电层在基板上的投影至少部分重叠。

本实用新型还涉及一种显示器件，包括：

扫描线；

数据线；

像素电路，包括：

连接走线，所述连接走线外接所述扫描线和所述数据线；

第一存储电容，包括第一导电层、第一介电层和第二导电层，所述第一介电层设置于所述第一导电层和所述第二导电层之间；

第二存储电容，包括位于所述第二导电层(222)远离所述第一导电层(221) 一侧上方的第三导电层(231)、与第一存储电容共用的所述第二导电层(222)，和设置于所述第二导电层(222)和第三导电层(231)之间的第二介电层(233)

所述栅极与所述第一导电层电连接。

附图说明

图1是本实用新型的一个实施例的显示器件的结构示意图；

图2是本实用新型的一个实施例的像素电路中的存储电容的平面视图；

图3是图2中的像素电路沿剖面线A-A的截面结构示意图；

图4是本实用新型的一个实施例的像素电路的结构示意图；

图5是本实用新型的另一个实施例的像素电路的结构示意图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本实用新型。但是本实用新型能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似改进，因此本实用新型不受下面公开的具体实施例的限制。

图1是本实用新型的一个实施例的显示器件的结构示意图。如图1所示，显示器件100包括若干个阵列排列的像素电路200、数据驱动器300和扫描驱动器400。每一像素电路200通过数据线310和数据驱动器300电连接，通过扫描线410和扫描驱动器400电连接。所述扫描驱动器400可以顺序地将选择信号施加在所述扫描线410上，所述数据驱动器300将相应的数据电压施加到所述数据线310上。

图2是本实用新型的一个实施例的像素电路中的存储电容的平面视图。图3 是图2中的像素电路沿剖面线A-A的截面结构示意图。如图1和图2所示，像素电路200包括第一存储电容220、第二存储电容230和连接走线210。所述连接走线210用于外接所述扫描线410和所述数据线310。所述显示器件100工作时，扫描线410寻址控制所述像素电路200打开，所述数据线310向所述像素电路200充电。具体是通过向所述第一存储电容220和所述第二存储电容230 进行充电。

一般地像素电路中只具有一个存储电容，本实用新型中具有两个存储电容，能够扩充像素电路的电容量，可为像素电路提供足够的电压。

如图3所示，所述第一存储电容220由第一导电层221和第二导电层222 组成。所述第一导电层221和所述第二导电层222之间具有第一介电层223。所述第一导电层221可以由铝(Al)、银(Ag)、钼(Mo)、钨(W)、钕(Nd)、铜(Cu)及其合金或透明导电层氧化铟锡(ITO)、氧化铟锌(IZO)中的一种制成，也可以是上述材料相组合的复合多层结构。所述第一导电层221可以通过PVD、CVD等沉积工艺制备，再通过光刻工艺图形化后制得。完成所述第一导电层221的制备后，在所述第一导电层221上沉积所述第一介电层223。所述第一介电层223可以是氧化硅、氮化硅、氧化铝、钛酸锶、或有机材料，但不限于上述材料。所述第一介电层223可通过PVD、CVD或者旋涂等方法制得。在所述第一介电层上通过PVD、CVD等方式沉积所述第二导电层222。所述第二导电层222可以由铝(Al)、银(Ag)、钼(Mo)、钨(W)、钕(Nd)、铜(Cu)及其合金或透明导电层氧化铟锡(ITO)、氧化铟锌(IZO)中的一种制成，也可以是上述材料相组合的复合多层结构。并进一步进行光刻工艺制得。

参见图3，本实用新型还具有所述第二存储电容230。与所述第一存储电容 (220)上下叠层分布，并设置在所述第一存储电容(220)的上部。所述第二存储电容230由与所述第一存储电容220共用的所述第二导电层222和位于所述第二导电层222上部的第三导电层231组成。所述第二导电层222和所述第三导电层231之间具有所述第二介电层233。所述第二介电层在所述第二导电层 222上通过PVD、CVD或者旋涂等方法制得。所述第二介电层233可以是但不限于氧化硅、氮化硅、氧化铝、钛酸锶、或有机材料。在所述第二介电层233 上沉积所述第三导电层233。所述第三导电层233可以由铝(Al)、银(Ag)、钼(Mo)、钨(W)、钕(Nd)、铜(Cu)及其合金或透明导电层氧化铟锡(ITO)、氧化铟锌(IZO) 中的一种制成。

参见图1和图2，所述像素电路200还具有所述连接走线210。所述连接走线210与所述第三导电层231的材质相同。所述第三导电层231和所述连接走线210是在同一道制备工序中形成，所述第三导电层231与所述连接走线210 位于所述像素电路200叠层结构中的同一层。具体的，所述连接走线210与所述第三导电层233是同时在所述第二介电层233上沉积制得。所述连接走线210 与所述第三导电层233通过PVD、CVD或者旋涂等方法沉积，再通过光刻工艺图形化后，得到所述连接走线210和所述第三导电层233。

需要理解的是，本实用新型的第二存储电容230实际是在制备连接走线210 时光刻得到的，并不需要额外的工艺步骤。并且所述第二存储电容230的所述第二导电层222是制备所述第一存储电容220时得到的。而所述连接走线210 是一般制备像素电路的过程中都需要制备的。因此，本实用新型实际上没有增加任何的制备步骤就同时得到了所述第二存储电容230，增加了所述像素电路 200的电容量，并且不需要扩大存储电容的面积，不会影响所述像素电路200的开口率。

在一个实施例中，所述第三导电层231与所述第一导电层电连接221。以实现所述第一存储电容220和所述第二存储电容230的并联，进一步达到有利于扩展电容量，为所述像素电路200提供足量电压的目的。

在一个实施例中，所述像素电路200还包括第一过孔240，所述第三导电层 231与所述第一导电层221通过所述第一过孔240电连接。

图4是本实用新型的一个实施例的像素电路的结构示意图。如图4所示，所述像素电路200还包括第一晶体管，第一晶体管可以是薄膜晶体管TFT。薄膜晶体管TFT包括有栅极250、源极漏极260和半导体层270。所述栅极250 可以由铝(Al)、银(Ag)、钼(Mo)、钨(W)、钕(Nd)、铜(Cu)及其合金或透明导电层氧化铟锡(ITO)、氧化铟锌(IZO)中的一种制成。也可以是上述材料相组合的复合多层结构。所述半导体层270可以是非晶硅、多晶硅、微晶硅、单晶硅中的一种或多种组合物。所述薄膜晶体管TFT通过所述连接走线210与所述扫描线 410和所述数据线310电连接。

在一个实施例中，所述第一导电层221与所述栅极250电连接。当薄膜晶体管TFT导通，通过所述栅极250向所述第一存储电容220和所述第二存储电容230充电。

在一个实施例中，所述第二导电层222与所述连接走线210电连接。

在一个实施例中，所述像素电路200还包括第二过孔280，所述第二导电层 222与所述连接走线210通过所述第二过孔280电连接。

图5是本实用新型的另一个实施例的像素电路的结构示意图。如图5所示，所述第一导电层221为所述栅极250或是由所述栅极250延伸形成。

本实用新型的所述第一导电层221与所述栅极250同时制备得到，所述第三导电层231与所述连接走线210同时制备得到。所以只需要额外制备所述第二导电层222即可以得到两个并联的存储电容，不需要额外增加工艺的复杂性。如果所有的导电层都需要通过额外制备，不仅需要额外的沉积工艺，还需要额外的光刻工艺，会增加多道工艺。因此，本实用新型的膜层结构简单，工艺步骤没有增加，也不用增加电容的面积即可以实现电容量的增加。

在一个实施例中，所述第一导电层221、所述第二导电层222和所述第三导电层231在基板上的投影至少部分重叠。

在一个实施例中，所述像素电路200还包括平坦层290(参见图4和图5)。所述平坦层290在所述连接走线210和所述第三导电层231的上部沉积制得。在所述平坦层290上部可设置发光层，所述发光层可实现所述显示器件100的图像显示功能。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims

1.一种像素电路，其特征在于，包括：

连接走线(210)，所述连接走线(210)外接扫描线(410)和数据线(310)；

第一存储电容(220)，包括第一导电层(221)、第一介电层(223)和第二导电层(222)，所述第一介电层(223)设置于所述第一导电层(221)和所述第二导电层(222)之间；

第二存储电容(230)，包括位于所述第二导电层(222)远离所述第一导电层(221)一侧上方的第三导电层(231)、与第一存储电容共用的所述第二导电层(222)，和设置于所述第二导电层(222)和第三导电层(231)之间的第二介电层(233)；

所述连接走线(210)设置在所述第二介电层(233)上，与所述第三导电层(231)位于同一膜层中。

2.根据权利要求1所述的像素电路，其特征在于，

所述第三导电层(231)与所述第一导电层(221)电连接。

3.根据权利要求2所述的像素电路，其特征在于，

所述像素电路(200)还包括第一过孔(240)，所述第三导电层(231)与所述第一导电层(221)通过所述第一过孔(240)电连接。

4.根据权利要求1-3中任一项所述的像素电路，其特征在于，

所述像素电路(200)还包括第一晶体管，所述第一晶体管具有栅极(250)；

所述第一导电层(221)与所述栅极(250)电连接。

5.根据权利要求4所述的像素电路，其特征在于，

所述第一导电层(221)为所述栅极(250)。

6.根据权利要求5所述的像素电路，其特征在于，

所述第二导电层(222)与所述连接走线(210)电连接。

7.根据权利要求6所述的像素电路，其特征在于，

所述像素电路还包括第二过孔(280)，所述第二导电层(222)与所述连接走线(210)通过所述第二过孔(280)电连接。

8.根据权利要求1所述的像素电路，其特征在于，

所述第一导电层(221)、所述第二导电层(222)和所述第三导电层(231) 在基板上的投影至少部分重叠。

9.一种显示器件，其特征在于，包括：

扫描线(410)；

数据线(310)；

像素电路(200)，包括：

10.根据权利要求9所述的显示器件，其特征在于，

所述像素电路还包括第一晶体管，所述第一晶体管具有栅极(250)；

所述栅极(250)与所述第一导电层(221)电连接。