CN207967000U - 一种功率半导体器件终端结构 - Google Patents

Abstract

本实用新型属于半导体器件的制造技术领域，涉及一种功率半导体器件终端结构，包括集电极金属及位于集电极金属上方的第一导电类型漂移区，在第一导电类型漂移区表面设置有主结结构、位于主结结构外围的耐压结构及位于耐压结构外围的截止环结构，在耐压结构中，在第一导电类型漂移区表面设置若干个沟槽及若干个位于沟槽外围的第二导电类型场限环，从主结结构指向截止环结构的方向上，沟槽与第二导电类型场限环间的间距逐渐增大，在沟槽内设有位于中心区的导电多晶硅及包裹导电多晶硅的栅氧化层；本实用新型通过在终端结构的场限环一侧增加沟槽结构，能够有效提高功率器件的耐压性能，减小终端的面积，进而减小芯片的面积，降低成本。

Description

一种功率半导体器件终端结构

技术领域

本实用新型涉及一种终端结构及其制造方法，具体是一种功率半导体器件终端结构及其制造方法，属于半导体器件的制造技术领域。

背景技术

功率器件几乎用于所有的电子制造业,包括计算机领域的笔记本、PC、服务器、显示器以及各种外设;网络通信领域的手机、电话以及其它各种终端和局端设备;消费电子领域的传统黑白家电和各种数码产品;工业控制类中的工业PC、各类仪器仪表和各类控制设备等。

除了保证这些设备的正常运行以外，功率器件还能起到有效的节能作用。由于电子产品的需求以及能效要求的不断提高，功率器件市场一直保持较快的发展速度。功率器件的一个重要的发展方向就是集成化和微型化，限制其发展的一种重要问题就是半导体器件终端面积，半导体器件终端面积与所需耐压之间存在矛盾；如图1所示，常规的功率器件终端结构，存在明显的缺点，当电压等级较高时，所需终端场限环个数增加，面积明显增大，严重浪费芯片面积，成本较高；

鉴于以上常规技术中的缺陷，一种能够有效提高器件耐压性能，缩小终端面积，并且与现有工艺兼容的，一种功率半导体器件终端结构及其制造方法的提出是及其必要的。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种功率半导体器件终端结构及其制造方法，通过在终端结构的场限环一侧增加沟槽结构，能够有效提高功率器件的耐压性能，减小终端的面积，进而减小芯片的面积，降低成本。

为实现以上技术目的，本实用新型的技术方案是：一种功率半导体器件终端结构，包括用于引出集电极的集电极金属及位于所述集电极金属上方的第一导电类型漂移区，在所述第一导电类型漂移区表面设置有主结结构、位于主结结构外围的耐压结构及位于耐压结构外围的截止环结构，其特征在于，在耐压结构中，在第一导电类型漂移区表面设置若干个沟槽及若干个位于沟槽外围的第二导电类型场限环，从主结结构指向截止环结构的方向上，所述沟槽与第二导电类型场限环间的间距逐渐增大，在所述沟槽内设有位于中心区的导电多晶硅及包裹所述导电多晶硅的栅氧化层。

进一步地，在耐压结构中，在所述第一导电类型漂移区上设有场氧化层、耐压环多晶硅场板、绝缘介质层及金属场板，所述金属场板通过通孔穿过绝缘介质层与导电多晶硅电性连接，也可设置为浮空状态，所述金属场板通过通孔穿过绝缘介质层与第二导电类型场限环连接，也可设置为浮空状态，所述金属场板通过通孔穿过绝缘介质层与耐压环多晶硅场板电性连接，也可设置为浮空状态，所述耐压环多晶硅场板与第二导电类型场限环连接，且通过场氧化层与第一导电类型漂移区隔离。

进一步地，所述第二导电类型场限环深度大于沟槽的深度。

进一步地，所述沟槽与距离最近的第二导电类型场限环的间距为1μm~30μm，所述间距根据器件耐压需求进行调整。

进一步地，所述沟槽与第二导电类型场限环之间还可设置第二导电类型第一阱区。

进一步地，在主结结构中，在第一导电类型漂移区表面设有主结场限环，在第一导电类型漂移区上设有场氧化层、主结多晶硅场板、绝缘介质层及发射极金属，所述发射极金属通过通孔穿过绝缘介质层与主结场限环连接，所述发射极金属通过通孔穿过绝缘介质层与主结多晶硅场板电性连接，也可设置为浮空状态，所述主结多晶硅场板与主结场限环连接，且与第一导电类型漂移区通过场氧化层隔离。

进一步地，在截止环结构中，在第一导电类型漂移区表面设有第二导电类型第二阱区，在第一导电类型漂移区上设有场氧化层、截止环多晶硅场板、绝缘介质层及截止环金属，所述截止环金属通过通孔穿过绝缘介质层与第二导电类型第二阱区连接，所述截止环金属通过通孔穿过绝缘介质层与截止环多晶硅场板电性连接，也可设置为浮空状态，所述截止环多晶硅场板与第二导电类型第二阱区连接，且与第一导电类型漂移区通过场氧化层隔离。

为了进一步实现以上技术目的，本实用新型还提出一种功率半导体器件终端结构的制造方法，其特征在于，包括如下步骤：

第一步：选取第一导电类型半导体材料作为衬底片，所述衬底片为第一导电类型漂移区，所述第一导电类型漂移区的上表面为第一主面，下表面为第二主面；

第二步：在第一主面上生长氧化层，并通过光刻胶选择性掩蔽，湿法腐蚀氧化层，形成场氧化层；

第三步：通过光刻胶选择性掩蔽，在第一主面注入第二导电类型杂质，并推进形成主结场限环和第二导电类型场限环；

第四步，通过硬掩膜层的选择性掩蔽，在第一主面进行各项异性硅刻蚀刻，在第一导电类型漂移区内形成多个沟槽；

第五步，去除硬掩膜层，在沟槽内热生长形成栅氧化层，在第一主面及沟槽内淀积多晶硅，通过光刻胶选择性的掩蔽，刻蚀多晶硅，形成导电多晶硅和耐压环多晶硅场板；

第六步，在第一主面注入第二导电类型杂质，并推阱，形成第二导电类型第二阱区；

第七步，在第一主面上淀积绝缘介质层，选择性的刻蚀绝缘介质层形成通孔；

第八步，在绝缘介质层上淀积金属，并通过光刻胶选择性的掩蔽，刻蚀金属，形成发射极金属、金属场板及截止环金属；

第九步，对第二主面进行减薄，然后进行背面金属淀积，形成集电极金属。

进一步地，所述终端结构包括N型功率半导体器件的终端结构和P型功率半导体器件的终端结构，对于N型功率半导体器件的终端结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的终端结构，第一导电类型为P型，第二导电类型为N型。

进一步地，所述功率半导体器件包括IGBT器件和MOSFET器件。

本实用新型具有以下优点：

1）与传统终端结构相比，本实用新型通过在耐压结构中设置若干个包含导电多晶硅的沟槽，相同终端面积下，相对于仅有场限环的传统结构，沟槽与场限环组合的耐压能力明显提升，因此，在器件耐压相同的情况下，沟槽与场限环组合的个数就能够减少，大大减小了终端结构的宽度，当芯片面积一定时，终端结构所占面积减小，有源区所占面积增大，器件导通电阻会减小；当有源区面积不变，终端宽度减小，使得整个芯片面积减小，降低了生产成本，提高了芯片的性价比；

2）本实用新型终端结构的制造工艺与现有半导体工艺兼容。

附图说明

附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：

图1是常规IGBT器件终端结构的剖面结构示意图。

图2是本实用新型实施例1中，IGBT器件终端结构（沟槽与P型场限环间没有P型阱区）的剖面结构示意图。

图3是本实用新型实施例2中，IGBT器件终端结构（沟槽与P型场限环间设有P型阱区）的剖面结构示意图。

图4（a）~图4（i）是本实用新型实施例1中，一种功率半导体器件终端结构制造过程的剖面示意图，其中：

图4（a）为半导体材料衬底剖面图；

图4（b）为场氧化层湿法腐蚀后终端结构的剖面图；

图4（c）ring场限环推阱后终端结构的剖面图；

图4（d）沟槽刻蚀之后终端结构的剖面图；

图4（e）多晶硅刻蚀、P阱推进后终端结构的剖面图；

图4（f）孔刻蚀后终端结构的剖面图；

图4（g）金属层刻蚀后终端结构的剖面图；

图4（h）背面FS层及集电区形成后终端结构的剖面图；

图4（i）工艺步骤完成之后的剖面图；

附图标记说明：001—第一主面、002—第二主面、1—第一导电类型漂移区、2—场氧化层、3-1—主结场限环，3-2第二导电类型场限环、4—栅氧化层、5—导电多晶硅、5-1—主结多晶硅场板、5-2—耐压环多晶硅场板、5-3—截止环多晶硅场板、6—绝缘介质层、7-1—第二导电类型第一阱区、7-2—第二导电类型第二阱区、8-1—发射极金属、8-2—场板金属、8-3—截止环金属、9—第一导电类型电场缓冲区、10—第二导电类型集电区、11—集电极金属。

具体实施方式

下面结合具体附图和实施例对本实用新型作进一步说明。

本实用新型不限于以下的实施方式，在以下的说明中所参照的各图是为了能够对本实用新型的内容进行理解而设置的，即本实用新型不限于各图所举例的器件结构，既适用于IGBT器件，又适用于MOSFET器件。

如图2所示，实施例1以IGBT器件，且第一导电类型为N型，第二导电类型为P型为例，一种功率半导体器件终端结构，包括用于引出集电极的集电极金属11及位于所述集电极金属11上方的N型漂移区1，在所述N型漂移区1和集电极金属11间还设有N型电场缓冲区9和P型集电区10，且N型电场缓冲区9位于P型集电区10上并邻接；

在所述N型漂移区1表面设置有主结结构、位于主结结构外围的耐压结构及位于耐压结构外围的截止环结构，其特征在于，在耐压结构中，在N型漂移区1表面设置若干个沟槽3-3及若干个位于沟槽3-3外围的P型场限环3-2，所述P型场限环3-2深度大于沟槽3-3的深度，从主结结构指向截止环结构的方向上，所述沟槽3-3与P型场限环3-2间的间距W逐渐增大，所述间距根据器件耐压需求进行调整，且间距范围为1μm~30μm，在所述沟槽3-3内设有位于中心区的导电多晶硅5及包裹所述导电多晶硅5的栅氧化层4；

在所述N型漂移区1上设有场氧化层2、耐压环多晶硅场板5-2、绝缘介质层6及金属场板8-2，所述金属场板8-2通过通孔穿过绝缘介质层6与导电多晶硅5电性连接，也可设置为浮空状态，所述金属场板8-2通过通孔穿过绝缘介质层6与P型场限环3-2连接，也可设置为浮空状态，所述金属场板8-2通过通孔穿过绝缘介质层6与耐压环多晶硅场板5-2电性连接，也可设置为浮空状态，所述耐压环多晶硅场板5-2与P型场限环3-2连接，且通过场氧化层2与N型漂移区1隔离。

在主结结构中，在N型漂移区1表面设有主结场限环3-1，在N型漂移区1上设有场氧化层2、主结多晶硅场板5-1、绝缘介质层6及发射极金属8-1，所述发射极金属8-1通过通孔穿过绝缘介质层6与主结场限环3-1连接，所述发射极金属8-1通过通孔穿过绝缘介质层6与主结多晶硅场板5-1电性连接，也可设置为浮空状态，所述主结多晶硅场板5-1与主结场限环3-1连接，且与N型漂移区1通过场氧化层2隔离。

在截止环结构中，在N型漂移区1表面设有P型第二阱区7-2，在N型漂移区1上设有场氧化层2、截止环多晶硅场板5-3、绝缘介质层6及截止环金属8-3，所述截止环金属8-3通过通孔穿过绝缘介质层6与P型第二阱区7-2连接，所述截止环金属8-3通过通孔穿过绝缘介质层6与截止环多晶硅场板5-3电性连接，也可设置为浮空状态，所述截止环多晶硅场板5-3与P型第二阱区7-2连接，且与N型漂移区1通过场氧化层2隔离。

如图3所示，实施例2以IGBT器件为例，在耐压结构中，在N型漂移区1表面设置若干个沟槽3-3及若干个位于沟槽3-3外围的P型场限环3-2，所述P型场限环3-2深度大于沟槽3-3的深度，从主结结构指向截止环结构的方向上，所述沟槽3-3与P型场限环3-2间设置有P型第一阱区7-1，所述P型第一阱区7-1的间距逐渐增大，所述间距根据器件耐压需求进行调整，且间距范围为10um~30um，在所述沟槽3-3内设有位于中心区的导电多晶硅5及包裹所述导电多晶硅5的栅氧化层4。

如上述实施例1器件的制造方法，其特征在于，包括如下步骤：

如图4（a）所示，第一步：选取N型半导体材料作为衬底片，所述衬底片为N型漂移区1，所述N型漂移区1的上表面为第一主面001，下表面为第二主面002；

如图4（b）所示，第二步：在第一主面001上生长氧化层，并通过光刻胶选择性掩蔽，对氧化层进行湿法腐蚀，形成场氧化层2；

如图4（c）所示，第三步：通过光刻胶选择性掩蔽，在第一主面001注入P型杂质，并推进，形成主结场限环3-1和P型场限环3-2；

如图4（d）所示，第四步，通过硬掩膜层的选择性掩蔽，在第一主面001进行各项异性硅刻蚀刻，在N型漂移区1内形成多个沟槽3-3；

具体为，先淀积硬掩膜层，通过光刻胶选择性的掩蔽，刻蚀硬掩膜层，形成用于多个沟槽刻蚀的硬掩膜窗口，在硬掩膜窗口的掩蔽下，通过各项异性硅刻蚀，形成多个沟槽3-3；

如图4（e）所示，第五步，去除硬掩膜层，在沟槽3-3内热生长形成栅氧化层4，在第一主面001及沟槽3-3内淀积多晶硅，通过光刻胶选择性的掩蔽，刻蚀多晶硅，形成导电多晶硅5和耐场压环多晶硅板5-2；

栅氧化层4的形成过程为，在第一主面001上及沟槽3-3内均热生长一层氧化层，通过光刻胶选择性掩蔽，对氧化层进行刻蚀，去除第一主面001上的氧化层，保留在沟槽3-3内的氧化层为栅氧化层4；

第六步，通过光刻胶选择性掩蔽，在第一主面001注入P型杂质，并推阱，形成P型第二阱区7-2；

实施例2中的P型第一阱区7-1也在该步完成；

如图4（f）所示，第七步，在第一主面001上淀积绝缘介质层6，选择性的刻蚀绝缘介质层6形成通孔，并在通孔内进行P型杂质注入，用于改善欧姆接触；

如图4（g）所示，第八步，在绝缘介质层6上淀积金属，并通过光刻胶选择性的掩蔽，刻蚀金属，形成发射极金属8-1、金属场板8-2及截止环金属8-3；根据不同应用耐压的要求，金属场板8-2及截止环金属8-3均可设置为浮空；

如图4（h）所示，第九步，对第二主面002进行减薄，减薄至所需厚度，然后进行高能注入（分别为N型杂质注入和P型杂质注入）及激光退火，在第二主面002分别形成N型电场缓冲区9和P型集电区10，然后在P型集电区10上进行背面金属淀积，形成集电极金属11。

本实用新型的半导体材料包括但不仅限于硅材料。

本实用新型实施例1（如图2）、实施例2（如图3）与传统结构（如图1）的分布电场如图所示可知，与传统结构的电场分布相比，在终端面积相同时，本实用新型的电场线密度较大，且到达场限环的电场线坡度较陡，因此，本实用新型终端结构的耐压能力更高；在器件耐压相同的情况下，与传统沟槽结构相比，本实用新型终端结构的沟槽3-3与P型场限环3-2组合的个数较少，大大减小了终端结构的宽度，当芯片面积一定时，终端结构所占面积减小，有源区所占面积增大，器件导通电阻会减小；当有源区面积不变，终端宽度减小，使得整个芯片面积减小，降低了生产成本，提高了芯片的性价比。

以上对本实用新型及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本实用新型的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本实用新型创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本实用新型的保护范围。

Claims (9)

1.一种功率半导体器件终端结构，包括用于引出集电极的集电极金属（11）及位于所述集电极金属（11）上方的第一导电类型漂移区（1），在所述第一导电类型漂移区（1）表面设置有主结结构、位于主结结构外围的耐压结构及位于耐压结构外围的截止环结构，其特征在于，在耐压结构中，在第一导电类型漂移区（1）表面设置若干个沟槽（3-3）及若干个位于沟槽（3-3）外围的第二导电类型场限环（3-2），从主结结构指向截止环结构的方向上，所述沟槽（3-3）与第二导电类型场限环（3-2）间的间距逐渐增大，在所述沟槽（3-3）内设有位于中心区的导电多晶硅（5）及包裹所述导电多晶硅（5）的栅氧化层（4）。

2.根据权利要求1所述的一种功率半导体器件终端结构，其特征在于，在耐压结构中，在所述第一导电类型漂移区（1）上设有场氧化层（2）、耐压环多晶硅场板（5-2）、绝缘介质层（6）及金属场板（8-2），所述金属场板（8-2）通过通孔穿过绝缘介质层（6）与导电多晶硅（5）电性连接，也可设置为浮空状态，所述金属场板（8-2）通过通孔穿过绝缘介质层（6）与第二导电类型场限环（3-2）连接，也可设置为浮空状态，所述金属场板（8-2）通过通孔穿过绝缘介质层（6）与耐压环多晶硅场板（5-2）电性连接，也可设置为浮空状态，所述耐压环多晶硅场板（5-2）与第二导电类型场限环（3-2）连接，且通过场氧化层（2）与第一导电类型漂移区（1）隔离。

3.根据权利要求1所述的一种功率半导体器件终端结构，其特征在于，所述第二导电类型场限环（3-2）深度大于沟槽（3-3）的深度。

4.根据权利要求1所述的一种功率半导体器件终端结构，其特征在于，所述沟槽（3-3）与距离最近的第二导电类型场限环（3-2）的间距为1μm~30μm，所述间距根据器件耐压需求进行调整。

5.根据权利要求1所述的一种功率半导体器件终端结构，其特征在于，所述沟槽（3-3）与第二导电类型场限环（3-2）之间还可设置第二导电类型第一阱区（7-1）。

6.根据权利要求1所述的一种功率半导体器件终端结构，其特征在于，在主结结构中，在第一导电类型漂移区（1）表面设有主结场限环（3-1），在第一导电类型漂移区（1）上设有场氧化层（2）、主结多晶硅场板（5-1）、绝缘介质层（6）及发射极金属（8-1），所述发射极金属（8-1）通过通孔穿过绝缘介质层（6）与主结场限环（3-1）连接，所述发射极金属（8-1）通过通孔穿过绝缘介质层（6）与主结多晶硅场板（5-1）电性连接，也可设置为浮空状态，所述主结多晶硅场板（5-1）与主结场限环（3-1）连接，且与第一导电类型漂移区（1）通过场氧化层（2）隔离。

7.根据权利要求1所述的一种功率半导体器件终端结构，其特征在于，在截止环结构中，在第一导电类型漂移区（1）表面设有第二导电类型第二阱区（7-2），在第一导电类型漂移区（1）上设有场氧化层（2）、截止环多晶硅场板（5-3）、绝缘介质层（6）及截止环金属（8-3），所述截止环金属（8-3）通过通孔穿过绝缘介质层（6）与第二导电类型第二阱区（7-2）连接，所述截止环金属（8-3）通过通孔穿过绝缘介质层（6）与截止环多晶硅场板（5-3）电性连接，也可设置为浮空状态，所述截止环多晶硅场板（5-3）与第二导电类型第二阱区（7-2）连接，且与第一导电类型漂移区（1）通过场氧化层（2）隔离。

8.根据权利要求1所述的一种功率半导体器件终端结构，其特征在于，所述终端结构包括N型功率半导体器件的终端结构和P型功率半导体器件的终端结构，对于N型功率半导体器件的终端结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的终端结构，第一导电类型为P型，第二导电类型为N型。

9.根据权利要求1所述的一种功率半导体器件终端结构，其特征在于，所述功率半导体器件包括IGBT器件和MOSFET器件。