CN207624691U - 半导体芯片及其半导体系统 - Google Patents

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Abstract

一种半导体芯片及其半导体系统，该半导体芯片包括叠加的多个半导体级。半导体级包括耦合至公共输入节点的多个基本电路。感测电路被耦合至不同级的基本元件。感测电路的输出用于生成数字，该数字用作半导体芯片的标识号。

Description

半导体芯片及其半导体系统
技术领域
本公开涉及电子芯片，更具体地涉及用于将标识号(identification number)分派给三维芯片(3D芯片)的系统。
背景技术
已知在电子芯片上插入标识号，例如，通过激光雕刻或印刷。这些标识号可以例如确定芯片的来源。在每个芯片上插入标识号的缺点在于，这需要为芯片制造步骤添加特定步骤，其可能相对昂贵。
而且，已知形成三维芯片或3D芯片，也就是说，其部件形成在若干叠加的半导体级中的芯片。部件被形成在每个半导体级中和每个半导体级上，并且互连网络与每个半导体级相关联。半导体级通过被称为贯通硅过孔(TSV)的过孔(via)而彼此连接。
实用新型内容
本公开的一个方面提供了一种半导体芯片，包括：叠加的多个半导体级，包括耦合至公共输入节点的第一类型的多个基本电路；以及多个感测电路，所述多个感测电路中的每个感测电路耦合至：所述多个半导体级中的一个半导体级的所述多个基本电路中的相应基本电路的输出；以及所述多个半导体级中的另一半导体级的所述多个基本电路中的相应基本电路的输出，其中所述多个感测电路中的每个感测电路在操作中生成输出信号，并且与所述半导体芯片相关联的数字是基于所述多个感测电路的输出信号。
根据本公开的一个实施例，所述第一类型的所述基本电路包括逻辑电路。
根据本公开的一个实施例，所述第一类型的所述基本电路包括逆变器。
根据本公开的一个实施例，所述感测电路包括触发器。
根据本公开的一个实施例，所述第一类型的所述基本电路包括电流源。
根据本公开的一个实施例，所述感测电路包括感测放大器。
根据本公开的一个实施例，该半导体芯片包括一个或多个处理核。
根据本公开的一个实施例，该半导体芯片包括温度管理电路。
根据本公开的一个实施例，该半导体芯片包括数字生成电路，所述数字生成电路耦合至所述多个感测电路的所述输出。
根据本公开的一个实施例，该半导体芯片包括比较器，所述比较器耦合至所述数字生成电路的输出。
本公开的一个方面提供了一种半导体系统，包括：叠加的多个半导体级，包括耦合至公共输入节点的第一类型的多个基本电路；多个感测电路，分别耦合至：所述多个半导体级中的一个半导体级的所述多个基本电路中的一个基本电路的输出；以及所述多个半导体级中的另一半导体级的所述多个基本电路中的一个基本电路的输出，其中所述多个感测电路中的每个感测电路在操作中生成输出信号；以及数字生成电路，耦合至所述多个感测电路的输出，其中所述数字生成电路在操作中基于由所述多个感测电路生成的所述输出信号来生成数字。
根据本公开的一个实施例，所述第一类型的所述基本电路包括逻辑电路。
根据本公开的一个实施例，所述第一类型的所述基本电路包括逆变器。
根据本公开的一个实施例，所述感测电路包括触发器。
根据本公开的一个实施例，所述第一类型的所述基本电路包括电流源。
根据本公开的一个实施例，所述感测电路包括感测放大器。
根据本公开的一个实施例，该半导体系统包括温度管理电路。
根据本公开的一个实施例，该半导体系统包括比较器，所述比较器耦合至所述数字生成电路的输出。
根据本公开的一个实施例，所述多个感测电路被包括在叠加的所述多个半导体级中的一个或多个半导体级中。
根据本公开的一个实施例，叠加的所述多个半导体级包括耦合至第二公共输入节点的第二类型的多个基本电路，并且所述半导体系统包括：第二多个感测电路，分别耦合至：所述多个半导体级中的一个半导体级中的所述第二类型的所述多个基本电路中的一个基本电路的输出；以及所述多个半导体级中的另一半导体级中的所述第二类型的多个基本电路中的一个基本电路的输出，其中所述第二多个感测电路中的每个感测电路在操作中生成输出信号，所述数字生成电路耦合至所述第二多个感测电路的所述输出，并且所述数字生成电路在操作中基于由所述多个感测电路生成的所述输出信号和由所述第二多个感测电路生成的所述输出信号来生成所述数字。
根据本公开的一个实施例，叠加的所述多个半导体级包括耦合至第二公共输入节点的所述第一类型的第二多个基本电路，并且所述半导体系统包括：第二多个感测电路，分别耦合至：所述多个半导体级中的一个半导体级中的所述第一类型的所述第二多个基本电路中的一个基本电路的输出；以及所述多个半导体级的另一半导体级中的所述第一类型的所述第二多个基本电路中的一个基本电路的输出，其中所述第二多个感测电路中的每个感测电路在操作中生成输出信号，所述数字生成电路耦合至所述第二多个感测电路的所述输出，并且所述数字生成电路在操作中基于由所述多个感测电路生成的所述输出信号和由所述第二多个感测电路生成的所述输出信号来生成所述数字。
根据本公开的一个实施例，该半导体系统包括半导体芯片，所述半导体芯片至少包括叠加的所述多个半导体层。
在实施例中，一种芯片，包括：叠加的至少两个半导体级，其中在每个半导体级中都形成全部连接至同一个输入节点的同一类型的基本电路；以及多个部件，每个部件适于提供取决于分别位于第一半导体级和第二半导体级中的第一基本电路和第二基本电路的输出信号之间的差别的值，多个部件的输出信号被组合以形成数字 (number)。
根据一个实施例，基本电路是逻辑电路。
根据一个实施例，基本电路是逆变器。
根据一个实施例，每个部件适合于比较基本电路的响应时间。
根据一个实施例，基本电路是电流源。
根据一个实施例，每个部件适合于比较基本电路的输出信号的幅度。
根据一个实施例，一种芯片，包括大于1000的部件的数字。
根据一个实施例，一种芯片，包括温度管理电路。
在实施例中，一种半导体芯片，包括：叠加的多个半导体级，其包括耦合至公共输入节点的第一类型的多个基本电路；以及多个感测电路，多个感测电路中的每个感测电路耦合至以下各项：多个半导体级中的一个半导体级的多个基本电路中的相应的基本电路的输出，以及多个半导体级中的另一半导体级的多个基本电路中的相应基本电路的输出，其中多个感测电路中的每个感测电路在操作中生成输出信号，并且与半导体芯片相关联的数字是基于多个感测电路的输出信号。在实施例中，第一类型的基本电路包括逻辑电路。在实施例中，第一类型的基本电路包括逆变器。在实施例中，感测电路包括触发器。在实施例中，第一类型的基本电路包括电流源。在实施例中，感测电路包括感测放大器。在实施例中，半导体芯片包括一个或多个处理核。在实施例中，半导体芯片包括温度管理电路。在实施例中，半导体芯片包括数字生成电路，该数字生成电路耦合至多个感测电路的输出。在实施例中，半导体芯片包括比较器，该比较器耦合至数字生成电路的输出。
在实施例中，一种半导体系统，包括：叠加的多个半导体级，其包括耦合至公共输入节点的第一类型的多个基本电路；多个感测电路，其分别耦合至以下各项：多个半导体级中的一个半导体级的多个基本电路中的一个基本电路的输出，以及多个半导体级中的另一半导体级的多个基本电路中的一个基本电路的输出，其中多个感测电路中的每个感测电路在操作中生成输出信号；以及数字生成电路，其耦合至多个感测电路的输出，其中数字生成电路在操作中基于由多个感测电路生成的输出信号来生成数字。在实施例中，第一类型的基本电路包括逻辑电路。在实施例中，第一类型的基本电路包括逆变器。在实施例中，感测电路包括触发器。在实施例中，第一类型的基本电路包括电流源。在实施例中，感测电路包括感测放大器。在实施例中，该半导体系统包括温度管理电路。在实施例中，该半导体系统包括比较器，其耦合至数字生成电路的输出。在实施例中，多个感测电路被包括在叠加的多个半导体级中的一个或多个半导体级中。在实施例中，叠加的多个半导体级包括第二类型的多个基本电路，其耦合至第二公共输入节点，并且该半导体系统包括：第二多个感测电路，其分别耦合至以下各项：多个半导体级的半导体级中的第二类型的多个基本电路中的一个基本电路的输出；以及多个半导体级的另一半导体级中的第二类型的多个基本电路中的一个基本电路的输出，其中第二多个感测电路中的每个感测电路在操作中生成输出信号，数字生成电路被耦合至第二多个感测电路的输出，并且数字生成电路在操作中基于由多个感测电路生成的输出信号和由第二多个感测电路生成的输出信号来生成该数字。在实施例中，叠加的多个半导体级包括第一类型的第二多个基本电路，其耦合至第二公共输入节点，并且该半导体系统包括：第二多个感测电路，其分别耦合至以下各项：多个半导体级的半导体级中的第一类型中的第二多个基本电路中的一个基本电路的输出，以及多个半导体级的另一半导体级中的第一类型的第二多个基本电路中的一个基本电路的输出，其中第二多个感测电路中的每个感测电路在操作中生成输出信号，该数字生成电路耦合至第二多个感测电路的输出，并且该数字生成电路在操作中基于由多个感测电路生成的输出信号和由第二多个感测电路生成的输出信号来生成数字。在实施例中，该半导体系统包括半导体芯片，其至少包括叠加的多个半导体层。
在实施例中，一种方法，包括：使用第一类型的多个基本电路并且响应于公共输入信号而生成多个基本电路输出信号；使用多个感测电路来生成多个感测电路输出信号，该多个感测电路分别耦合至叠加的多个半导体层中的一个半导体层中的第一类型的多个基本电路中的一个基本电路、以及耦合至叠加的多个半导体层中的另一半导体层中的第一类型的多个基本电路中的一个基本电路；以及基于多个感测电路输出信号来生成数字。在实施例中，该方法包括：控制第一类型的多个基本电路的温度。在实施例中，该方法包括：将该数字与期望数字进行比较；以及基于该比较来控制半导体设备的操作。
附图说明
这些特点和潜在优点以及其他特点和潜在优点将在以下结合附图给出的特定实施例的以下非限制性描述中详细阐述，其中：
图1是示例性3D芯片的局部剖视图；
图2是示例性3D芯片的局部和示意性透视图；
图3A和图3B表示根据晶体管在半导体级中的位置的晶体管的参数值；
图4是用于标识3D芯片的系统的实施例的示意性图示；
图5是用于标识3D芯片的系统的另一实施例的示意性图示；以及
图6是包括3D芯片的一种系统的功能框图。
具体实施方式
相似的元件已经在各种附图中由相似的附图标记指定，除非上下文另有说明，而且不同的附图并不按比例绘制。为了清楚起见，仅仅对用于理解所描述的实施例的元件进行了表示和详述。
在下面的描述中，当参考诸如术语“上部(upper)”、“下部 (lower)”等的位置限定符时，对示例使用位置(例如，正常使用位置)中的附图的方位进行参考。
图1是所谓的三维或3D芯片的实施例的局部剖视图。在该示例中，芯片包括叠加的两个半导体级10和20。半导体部件(例如， MOS晶体管)形成在这些级中的每个级中和这些级中的每个级上。晶体管12已经在下部级(lower level)10中表示，每个晶体管12 都包括绝缘栅极14，在绝缘栅极14的任一侧上形成有源极区域16 和漏极区域18。同样，晶体管22形成在上部半导体级20中，每个晶体管22包括绝缘栅极24和源极区域26和漏极区域28。每个半导体级对于下部级被互连结构30覆盖，并且对于上部级(upper level) 被互连结构40覆盖。以常规方式，在每个级的互连结构中形成一连串金属化层，分别为32和42，其能够通过过孔34和44彼此连接。从上部级的漏极区域28延伸到上部金属化层46的导电路径、以及从下部级的漏极区域18延伸到上部金属化层48的导电路径已经在图1中表示。这已经被表示仅仅是为了示出可以容易地通过常规方法从上部金属化层46和48获得对晶体管的漏极区域的接入。当然，也将提供导电路径以将晶体管的栅极区域和源极区域连接至所选择的节点。
图2是芯片的示意性透视图，其图示了具有两个级的3D结构中的晶体管的布置。在该附图中，互连结构没有被表示，并且晶体管仅由其栅极表示。
正交帧由X、Y、Z表示。方向X是在图2的第一平面中所描绘的芯片边缘的方向。方向Y是芯片的正交边缘的方向。方向Z是与方向X和Y正交并且因而与芯片正交的方向(这里是垂直方向)。
已经表示了沿方向X延伸的平行晶体管行。交替行可以包括互补晶体管，即，P沟道晶体管和N沟道晶体管。附图标记50和52 指定下部级10的交替行，而附图标记54和56指定上部级20的交替行。因此，在Y方向上相邻的两个晶体管是互补晶体管，其可以例如被连接为逆变器。因此，在下部级10中找到逆变器行58，并且在上部级20中找到逆变器行59。在实施例中，每个逆变器59都位于与逆变器58垂直。
图3A表示曲线60，其图示了根据芯片上的位置X的晶体管或下部级的逆变器的参数P的变化。曲线60例如与同一行的晶体管或逆变器的参数P的值相对应。参数P的平均值由直线62表示。参数 P可以例如与在受到给定栅极/源极、或栅极/漏极电压的晶体管的两个端子之间流动的电流相对应、与晶体管的阈值电压相对应、与逆变器的响应时间相对应、与逆变器的输出电流相对应、与由电流源提供的电流相对应。
图3B表示在上部级的晶体管或逆变器的情况下类似于曲线60 的曲线70。曲线70例如与位于与曲线60相对应的下部级的行上方的同一行的晶体管或逆变器的参数P的值相对应。参数P的平均值由直线72表示。
参数P的变化是由晶体管从芯片的一个点到另一个点之间的结构差异引起的。这些差异例如是栅极尺寸的差异、栅极绝缘体厚度的差异等。应当指出，下部级中的参数P的变化与上部级中的参数P 的变化无关。这些变化是不相关的。否则，给定位置X＝X1处的上部级行54的晶体管的参数P的值与在该相同的给定位置处的下部级行50的晶体管的参数P的值不相关。由此可知，上部级和下部级的两点X＝X1处的参数P的值之间的差异与两点X＝X2处的参数P的值之间的差异不相关。
图4是用于标识3D芯片的系统的实施例的示意性图示。图4表示若干集合73，其中一个集合由虚线包围，每个集合包括下部级的逆变器58、上部级的逆变器59、以及RS触发器74。每个集合73 的逆变器58和59的输出被连接至相关联的触发器74的输入。触发器74可以形成在半导体级10和20中的一个或另一个半导体级中。
逆变器58和59都接收同一输入信号76。对于该相同的输入信号，集合73的两个逆变器58和59的响应时间是不相同的，因此这以随机方式进行。如果下部级的逆变器58的响应时间低于上部级的逆变器59的响应时间，则触发器74提供例如等于值0的二进制值作为输出，并且如果逆变器59的响应时间低于逆变器58的响应时间，则提供等于值1的二进制值作为输出。
触发器74的输出(0或1)被连接至读取或组合电路78的输入。电路78例如是具有并行输入和串行输出的寄存器。该寄存器组合源自触发器74的二进制值，以提供标识号。触发器74的输出可以以与上文所描述的方式不同的方式被组合，例如，它们可以被读取为十六进制值串。
如果触发器74的数字高，例如，大于1000，则该标识号对于芯片是独一无二的。
当出现大的温度波动时，某些参数P易于变化。然后，可能需要提供温度调节电路。该温度调节电路有助于在读取芯片的标识号期间提供标识系统的温度值与先前读取期间的值相同。因此，可以避免由于温度波动而引起的可能的误差。
使用逆变器的优点是可以通过形成一些晶体管来实现。然而，可以用其他基本逻辑电路来替换逆变器58和59。
还可以通过适合于提供取决于两个基本电路的参数P之间的差值(例如，二进制值)的其他部件来替换触发器74。
迄今为止所描述的标识系统采用数字式(digital)类型。还可以为模拟类型的系统进行提供。
图5表示模拟类型的标识系统的示例性实施例。该系统包括集合80，其中一个集合由虚线围绕，由位于3D芯片的不同级中的两个电流源82和检测放大器(也称为“感测放大器”)84来形成。每个集合80的电流源82的输出被连接至相关联的检测放大器84的输入。每个检测放大器84的输出不再是二进制值，而是通过测量由相关联的电流源82提供的电流的幅度差异而获得的模拟值。在本示例中，检测放大器84的输出值由求和器或加法器86相加在一起以形成标识号88。
基于电流源的模拟类型的系统的实施例相对于基于电压比较的逻辑系统的优点在于，基于电流源的系统的操作没有特别取决于连接长度和连接的实施例。另一方面，在逻辑类型的系统中，逆变器的响应时间之间的不平衡可能不是由于逆变器本身、而是由于朝向这些逆变器的连接长度和这些逆变器与RS触发器之间的连接长度，其可能施加制造约束(例如，以维持响应时间差异的随机性质)。
图6是系统600的实施例的功能框图。该系统600包括半导体芯片602，其包括叠加的多个半导体级604、606。为了便于说明，仅示出了两个级。叠加的半导体级包括耦合至公共输入节点616的第一类型608、610、612、614的多个基本电路。多个感测电路618、 620耦合至不同半导体级的第一类型LC1 608、610、612、614的多个基本电路的相应的输出。多个感测电路618、620中的每个感测电路在操作中基于感测电路耦合至的第一类型的基本电路的输出(例如，来自第一半导体级604的一个、以及来自第二半导体级606的一个，如所图示的)来生成输出信号。数字生成电路622耦合至多个感测电路的输出，并且基于由多个感测电路生成的输出信号来生成数字。如上文所讨论的，第一类型的基本电路可以包括逻辑电路，诸如逆变器、电流源等。感测电路可以包括触发器、感测放大器等。系统600可以包括温度管理电路624，其如所图示被嵌入在半导体级 604中，并且可以包括例如加热元件和控制电路。
在一些实施例中，该系统包括安全电路626，其如所图示与半导体芯片602分离，但是可以嵌入在半导体芯片602的级604、606中的一个或多个级中。安全电路626可以包括例如一个或多个存储器 M 628、一个或多个处理核P 630、以及一个或多个比较器632。安全电路626可以在操作中比较由数字生成电路622生成的数字与期望的数字，以及基于该比较来通过系统600控制操作和访问、或基于该比较来控制对系统600的操作和访问。特定实施例已经得以描述。不同的变型和修改对于本领域技术人员将是清楚的。特别地，芯片可以是具有N个级的3D芯片，N是大于2的整数。每个级604、 606以与先前所描述的级10和20类似的方式形成。基本电路(例如，逆变器)在Z方向上彼此相对形成。可以组合在两个不同级、或级中的每个级中选择的逆变器或其他基本电路输出以提供标识号。
组成逆变器或其他元件的晶体管已经被描述为MOS晶体管。它们可以用其他类型的晶体管(例如，双极晶体管)来替换。
应当指出，这里所描述的标识号可以用于准许或拒绝对芯片的访问、和/或使用该芯片对系统的访问。
一些实施例可以采取或包括计算机程序产品的形式。例如，根据一个实施例，提供了一种计算机可读介质，其包括适于执行上文所描述的方法或功能中的一个或多个方法或功能的计算机程序。该介质可以是物理存储介质，诸如例如，只读存储器(ROM)芯片，或盘(诸如数字式通用盘(DVD-ROM)、光盘(CD-ROM)、硬盘)，存储器，网络、或要由适当的驱动器或经由适当的连接来读取的便携式媒体制品，其包括如在一个或多个这样的计算机可读介质上存储的一个或多个条形码或其他相关代码中编码的便携式媒体制品，以及可由适当的读卡器读取的便携式媒体制品。
此外，在一些实施例中，方法和/或功能性的一些或全部方法和/ 或功能性可以以其他方式(诸如至少部分地以固件和/或硬件)来实现或提供，这些方式包括但不限于一个或多个专用集成电路(ASIC)、数字式信号处理器、分立电路、逻辑门、标准集成电路、控制器(例如，通过执行适当的指令，并且包括微控制器和/或嵌入式控制器)、现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)等、以及采用RFID技术的设备、及其各种组合。
可以组合上文所描述的各种实施例以提供其他实施例。如果需要采用各种专利、申请和出版物的概念以提供另外的实施例，则可以修改实施例的各方面。
可以根据上述的具体实施方式对这些实施例进行这些和其他改变。一般而言，在所附权利要求中，所使用的术语不应被解释为将权利要求限制于说明书和权利要求书中公开的具体实施例，而应被解释为包括所有可能的实施例以及这些权利要求书所授权的全部范围的等同物。因而，权利要求不受本公开的限制。

Claims (22)

1.一种半导体芯片，其特征在于，包括：
叠加的多个半导体级，包括耦合至公共输入节点的第一类型的多个基本电路；以及
多个感测电路，所述多个感测电路中的每个感测电路耦合至：
所述多个半导体级中的一个半导体级的所述多个基本电路中的相应基本电路的输出；以及
所述多个半导体级中的另一半导体级的所述多个基本电路中的相应基本电路的输出，其中所述多个感测电路中的每个感测电路在操作中生成输出信号，并且与所述半导体芯片相关联的数字是基于所述多个感测电路的输出信号。
2.根据权利要求1所述的半导体芯片，其特征在于，所述第一类型的所述基本电路包括逻辑电路。
3.根据权利要求2所述的半导体芯片，其特征在于，所述第一类型的所述基本电路包括逆变器。
4.根据权利要求3所述的半导体芯片，其特征在于，所述感测电路包括触发器。
5.根据权利要求1所述的半导体芯片，其特征在于，所述第一类型的所述基本电路包括电流源。
6.根据权利要求5所述的半导体芯片，其特征在于，所述感测电路包括感测放大器。
7.根据权利要求1所述的半导体芯片，其特征在于，包括一个或多个处理核。
8.根据权利要求1所述的半导体芯片，其特征在于，包括温度管理电路。
9.根据权利要求1所述的半导体芯片，其特征在于，包括数字生成电路，所述数字生成电路耦合至所述多个感测电路的所述输出。
10.根据权利要求9所述的半导体芯片，其特征在于，包括比较器，所述比较器耦合至所述数字生成电路的输出。
11.一种半导体系统，其特征在于，包括：
叠加的多个半导体级，包括耦合至公共输入节点的第一类型的多个基本电路；
多个感测电路，分别耦合至：
所述多个半导体级中的一个半导体级的所述多个基本电路中的一个基本电路的输出；以及
所述多个半导体级中的另一半导体级的所述多个基本电路中的一个基本电路的输出，其中所述多个感测电路中的每个感测电路在操作中生成输出信号；以及
数字生成电路，耦合至所述多个感测电路的输出，其中所述数字生成电路在操作中基于由所述多个感测电路生成的所述输出信号来生成数字。
12.根据权利要求11所述的半导体系统，其特征在于，所述第一类型的所述基本电路包括逻辑电路。
13.根据权利要求12所述的半导体系统，其特征在于，所述第一类型的所述基本电路包括逆变器。
14.根据权利要求13所述的半导体系统，其特征在于，所述感测电路包括触发器。
15.根据权利要求11所述的半导体系统，其特征在于，所述第一类型的所述基本电路包括电流源。
16.根据权利要求15所述的半导体系统，其特征在于，所述感测电路包括感测放大器。
17.根据权利要求11所述的半导体系统，其特征在于，包括温度管理电路。
18.根据权利要求11所述的半导体系统，其特征在于，包括比较器，所述比较器耦合至所述数字生成电路的输出。
19.根据权利要求11所述的半导体系统，其特征在于，所述多个感测电路被包括在叠加的所述多个半导体级中的一个或多个半导体级中。
20.根据权利要求11所述的半导体系统，其特征在于，叠加的所述多个半导体级包括耦合至第二公共输入节点的第二类型的多个基本电路，并且所述半导体系统包括：
第二多个感测电路，分别耦合至：
所述多个半导体级中的一个半导体级中的所述第二类型的所述多个基本电路中的一个基本电路的输出；以及
所述多个半导体级中的另一半导体级中的所述第二类型的多个基本电路中的一个基本电路的输出，其中所述第二多个感测电路中的每个感测电路在操作中生成输出信号，所述数字生成电路耦合至所述第二多个感测电路的所述输出，并且所述数字生成电路在操作中基于由所述多个感测电路生成的所述输出信号和由所述第二多个感测电路生成的所述输出信号来生成所述数字。
21.根据权利要求11所述的半导体系统，其特征在于，叠加的所述多个半导体级包括耦合至第二公共输入节点的所述第一类型的第二多个基本电路，并且所述半导体系统包括：
第二多个感测电路，分别耦合至：
所述多个半导体级中的一个半导体级中的所述第一类型的所述第二多个基本电路中的一个基本电路的输出；以及
所述多个半导体级的另一半导体级中的所述第一类型的所述第二多个基本电路中的一个基本电路的输出，其中所述第二多个感测电路中的每个感测电路在操作中生成输出信号，所述数字生成电路耦合至所述第二多个感测电路的所述输出，并且所述数字生成电路在操作中基于由所述多个感测电路生成的所述输出信号和由所述第二多个感测电路生成的所述输出信号来生成所述数字。
22.根据权利要求11所述的半导体系统，其特征在于，包括半导体芯片，所述半导体芯片至少包括叠加的所述多个半导体层。
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