CN207602571U - 电荷存储单元 - Google Patents

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Abstract

本公开涉及电荷存储单元。一种电荷存储单元，包括：半导体区，半导体区具有第一导电类型的电荷载流子；第一深沟槽隔离结构；电荷存储区，电荷存储区的位置邻近于第一深沟槽隔离结构，电荷存储区包括与第一导电类型不同的第二导电类型的电荷载流子并且基本上沿着整个第一深沟槽隔离结构延伸；以及第二深沟槽隔离结构，第二深沟槽隔离结构的位置邻近于电荷存储区并且与第一深沟槽隔离结构相对。

Description

电荷存储单元
技术领域
本公开涉及一种电荷存储单元以及一种具有对应电荷存储单元的像素阵列。
背景技术
使用光电二极管像素的图像传感器是已知的。这样的图像传感器具有多种应用。在一些应用中，可以提供像素阵列。在相机的全局快门安排中，在照相曝光期间，所有像素被同时从复位中释放并且开始同时集成。在特定的一段时间之后，所有像素然后被同时读出到临时存储器中，该临时存储器可以位于像素内部。然后，这个临时存储器可以被逐行扫描，其中，信号被放大或者被转换成数字值。
实用新型内容
本实用新型的实施例旨在提供至少部分解决现有技术中的缺点的电荷存储单元，例如防止暗电流和电流泄漏的增加。
根据一些实施例，提供了一种电荷存储单元，包括：半导体区，半导体区具有第一导电类型的电荷载流子；第一深沟槽隔离结构；电荷存储区，电荷存储区的位置邻近于第一深沟槽隔离结构，电荷存储区包括与第一导电类型不同的第二导电类型的电荷载流子并且基本上沿着整个第一深沟槽隔离结构延伸；以及第二深沟槽隔离结构，第二深沟槽隔离结构的位置邻近于电荷存储区并且与第一深沟槽隔离结构相对。
在一些实施例中，电荷存储区包括上部掺杂部分以及下部掺杂部分，上部掺杂部分比下部掺杂部分掺杂得更重。
在一些实施例中，电荷存储单元进一步包括：第三深沟槽隔离结构，第三深沟槽隔离结构的位置邻近于第一深沟槽隔离结构，使得第一深沟槽隔离结构在第二深沟槽隔离结构与第三深沟槽隔离结构之间；以及第二电荷存储区，第二电荷存储区在第一深沟槽隔离结构与第三深沟槽隔离结构之间。
本实用新型的实施例所提供的电荷存储单元可以在具有较小占用面积的情况下提供良好的电荷存储面密度，而不会导致暗电流和电流泄漏的增加。
附图说明
为了更好地理解一些实施例，仅通过示例的方式参照附图，在附图中：
图1示出了竖直存储光电二极管；
图2a至图2e示出了第一电荷存储单元安排在其制造的各阶段期间的水平和竖直截面；
图3a至图3d示出了第二电荷存储单元安排在其制造的各阶段期间的水平和竖直截面；
图4a至图4e示出了另一电荷存储单元在其制造的各阶段期间的水平和竖直截面；
图5示意性地示出了像素阵列；
图6示出了另一电荷存储安排的水平截面；
图7示出了所谓的6T(6晶体管)像素结构；并且
图8a至图8d示出了另一电荷存储单元在其制造的各阶段期间的水平和竖直截面。
具体实施方式
一些实施例可以与电荷域像素一起使用。在相机或者其他图像捕捉设备的全局快门安排的背景下可能如此。针对这种类型的像素，最常见的电路是‘6T’(6晶体管)架构及其衍生品。这将在下文中参照图7更详细地描述。利用这种像素，信号电荷从光电二极管转移至集成端处的存储二极管。在读出时，信号电荷然后从存储二极管转移至感测节点并且被读出。
应认识到，虽然一些实施例是在6T安排的背景下进行描述的，但是其他实施例可以与不同数量的晶体管一起使用。
参照图7，该图中示意性地示出了6T像素安排，包括光电二极管700和电荷存储区702。当光子照射在光电二极管上时，光电二极管700生成信号电子。在积分时间段之后，信号电子通过第一传输门晶体管704转移至电荷存储区702。第一传输门晶体管704受第一传输门信号TX1控制。第一传输门的漏极耦合至电荷存储区702，并且源极耦合至光电二极管700。电荷存储区内的电荷然后被转移至感测节点709以在读出过程期间通过第二传输门晶体管706被读取。第二传输门706受第二传输门信号TX2控制。第二传输门的漏极耦合至感测节点709，而源极连接至电荷存储区702。一对晶体管708控制从感测节点读出电荷。一旦读出完成，像素就通过复位晶体管710被复位。在光电二极管700相对于第一传输门的另一侧上的是源极跟随器晶体管711。
这些像素可以包括竖直存储光电二极管。这些全局快门传感器可以是电荷域全局快门传感器。
竖直存储光电二极管可以具有在P型衬底内形成的N阱。图1 中示意性地示出了这种光电二极管的示例，其中，CDTI(电容型深沟槽隔离)蚀刻102在P型衬底100中实施。由DTI形成的区内是N 型掺杂区104。掺杂通常是使用离子注入实现的，其中，掺杂剂离子被加速为较高速度并且被引导到半导体衬底的表面上。当离子撞击表面时，它们在衬底内达到静止之前经历与衬底原子的一系列碰撞。掺杂剂离子渗入衬底中的深度与入射的离子的能量成比例。阴影区105 示出了电荷存储区，该电荷存储区的深度受离子渗透控制。
竖直存储光电二极管由于其在X和Y维度中的占用面积最小而提供良好的电荷存储面密度。然而，目前像素受限于电荷存储区105，该电荷存储区进而又受限于电荷存储植入的深度。为了实现更大的掺杂剂渗透深度以及因此更大的电荷存储体积，使用离子注入，需要更高的入射离子能量。然而，高能量离子注入与增加的晶格缺陷和填隙有关。这些可以显现在传感器的非期望特性中，如由所创建的缺陷状态引起的增加的暗电流和电流泄漏。此外，在如此高能量下的离子注入所需的光刻胶层可能太厚而不允许实施小区域的可靠离子注入。
因此，目前的制造技术可能限制竖直存储光电二极管的电荷存储电势。这在图1中被示意性地示出，在该图中，电荷存储区被设置在通过DTI限定的体积的上部区中，并且该体积的下部区不用于电荷存储。这可以进而限制全局快门成像设备。具体地，电荷存储单元和光电二极管的存储容量应该是平衡的。像素可能受存储器模式的存储限制；该存储为竖直存储二极管。
一些实施例可以利用沟槽扩散来形成电荷存储单元结构，避免针对高能量离子注入的需求。这可以允许提供与外延层深度成比例缩放的二极管结构。
在本文中，参考竖直截面和水平截面。应了解的是，这些术语是为了方便而被使用的并且不暗示所使用的产品的任何定向。“竖直”截面指的是沿着垂直于像素表面的平面的截面，光、红外线、近红外线辐射等照射在该像素表面上。“水平”截面指的是沿着平行于像素表面的平面的截面，光、红外线、近红外线辐射照射在该像素表面上。应了解的是，在其它实施例中，与以下示例相比，在一个或多个附图中示出的截面可以沿着相对该像素表面具有不同取向的平面。
图2a-e示意性地表示了实施例的深沟槽扩散全局快门电荷存储的制造工艺，示出了如附图中所指示的沿着竖直截面的线H-H’的水平截面以及沿着水平截面的线V-V’的竖直截面。
首先参照图2a。在图2a中，P型衬底200具有两个深沟槽隔离 (DTI)线蚀刻区202。实际上，DTI可以是环状结构的一部分并且可以是圆形、矩形或方形，其中，取垂直于表面的截面，如图2a所示。在图2a-e所示出的示例中，环状结构在水平截面中为矩形。
在一些实施例中，衬底可以是硅。在其他实施例中，衬底可以是任何其他合适的半导体。DTI蚀刻区的宽度可以大约为150-300nm。两个DTI区可被间隔开的距离大约为200-500nm，而蚀刻区的深度可以约为3-10μm的深度；然而，应了解的是，如本申请所要求的，所需尺寸将取决于一个或多个因素。例如，宽度应该足够宽使得电荷存储相对较高，但是足够低使得二极管的耗尽电势仍相对较低。
DTI形成后，图2b示出了分别用N掺杂氧化硅202和未掺杂氧化硅204填充DTI沟槽。N掺杂剂可以是任何合适的材料并且在硅衬底的情况下可以例如是磷、锑或砷。在一些实施例中，可以用掺杂多晶硅代替掺杂氧化硅来填充DTI沟槽。可以通过CVD方法沉积材料。
在DTI已被填充之后，对结构执行退火，如图2c所示。所使用的温度将取决于所使用的材料，但是可以在850-1050℃的范围内。退火的持续时间可能取决于像素的尺寸。在退火期间，N型掺杂剂从沟槽扩散出去并且进入周围衬底，以在衬底中在沟槽的具有N掺杂氧化硅的任何一侧提供N掺杂区206。掺杂剂的扩散可能以大约每小时 0.3μm的速率发生。退火的小时数然后可以通过0.3*d来限定，其中，“d”是两沟槽之间的以μm为单位的距离。应了解的是，可以基于特定的材料和尺寸来确定最适当的退火时间。
一旦退火完成，再次蚀刻掺杂的和未掺杂的氧化硅沟槽以移除填充物，并且电容型深沟槽隔离(CDTI)填充物被涂敷至沟槽2014。在一些实施例中，CDTI填充物可以包括多晶硅。
这导致P型衬底200与N型区2010沿着单元2012以及电荷存储单元或存储器单元208的深度相接，两者都完全沿着CDTI 2014的深度，如图2d中示意性所示。P型衬底200与扩散的N型掺杂剂2010 之间的交界产生了PN结2012，该PN结可用于制造光电二极管。
如图2e中所示出的，该图仅示出了竖直截面，相对该图的取向， P+区2016被设置在N区上方和/或下方在电荷存储单元的CDTI之间。 P+区被设置在不与沟槽区相邻的N阱的一个或另一个区上。
图2e还示意性地示出了可选的后续离子注入技术，该技术被执行以便上移电势极大值从而允许更简单的电荷转移并且用于界面打孔。在这项技术中，N阱的更靠近在其处照射光或者其他辐射被接收的表面的部分可以被进一步N掺杂以在电荷存储单元内提供具有更高N掺杂剂浓度的区2018。N型掺杂剂在这个区中的浓度可以比N 型掺杂剂在电荷存储区的剩余部分内的浓度高大约2至5倍。
在另一个实施例中，背对背电荷存储单元可以被制造用于相邻像素，如图3a-d中示意性地示出的，这些图示出了沿着竖直截面的线 H-H’的水平截面以及沿着水平截面的线V-V’的竖直截面，如图3a-d 所示的。
参照图3a。这里，3个DTI线性蚀刻302被制造进入P型衬底 300中。在一些实施例中，衬底可以是硅。在其他实施例中，衬底可以是任何其他合适的半导体。DTI蚀刻区的宽度可以大约为150-300 nm。两个区域可被间隔开的距离大约为200nm至5μm，而蚀刻区的深度可以约为3-10μm的深度；然而，应了解的是，如本申请所要求的，所需尺寸将取决于一个或多个因素。
DTI形成之后，图3b示出了中央沟槽用N掺杂氧化硅306填充，并且相邻的沟槽用未掺杂的氧化硅304填充。N掺杂剂可以是任何合适的材料并且在硅衬底的情况下可以例如是磷、锑或砷。
在DTI已被填充之后，对结构执行退火，如图3c所示。所使用的温度将取决于所使用的材料，但是可以在850-1050℃的范围内。退火的持续时间可能取决于像素的尺寸。在退火期间，N型掺杂剂从中央沟槽306扩散出去并且进入周围衬底308的区中。掺杂剂的扩散可能以大约每小时0.3μm的速率发生。退火的小时数然后可以通过 0.3*d来限定，其中，“d”是沟槽之间的以μm为单位的距离。应了解的是，可以基于特定的材料和尺寸来确定最适当的退火时间。
一旦退火完成，掺杂的和未掺杂的氧化物沟槽就再次被蚀刻以移除填充物，并且电容型深沟槽隔离(CDTI)填充物被涂敷至沟槽3010。在一些实施例中，CDTI填充物可以包括多晶硅。这导致针对相邻像素3016和3017的两个相邻的对称的电荷存储单元3014，两个电荷存储单元都沿着CDTI 3010的深度延伸，如图3d中示意性地示出的。如关于图2e所描述的，提供P+区以用于完成电荷存储单元。应当理解的是，再次如关于图2e所讨论的，可以在每个单元中提供更高浓度的N掺杂剂区。
在另一个实施例中，图3b的中央掺杂线型沟槽306可以用环状沟槽所包围的柱状中央沟槽代替，如在图8a-d中示意性地描绘的，这些图示出了水平截面和沿着线V-V’的竖直截面，如图中所指示的。
图8a示出了在P型衬底800中形成的中央柱形蚀刻区802和周围环形蚀刻区804。在一些实施例中，衬底可以是硅。在其他实施例中，衬底可以是任何其他合适的半导体。
在蚀刻之后，图8b示出了中央柱形区用N掺杂氧化物806填充，并且周围环形区用未掺杂氧化物808填充。N掺杂剂可以是任何合适的材料并且在硅衬底的情况下可以例如是磷、锑或砷。
在中央柱形蚀刻区和周围环形蚀刻区已被填充之后，对衬底执行退火，如图8c中所示。所使用的温度将取决于所使用的材料，但是可以在850-1050℃的范围内。退火的持续时间可能取决于像素的尺寸。在退火期间，N型掺杂剂从中央柱形区806扩散出去并且进入周围衬底810的区中。退火的持续时间可以基于特定的材料和尺寸来确定。
在退火之后，可以通过蚀刻移除中央柱806和周围环形结构808 的填充物。从中央柱形区移除N掺杂氧化物以及从周围环形区移除未掺杂氧化物之后，可以用CDTI填充物812填充中央柱形区和周围环形区。在一些实施例中，CDTI填充物可以包括多晶硅。这可以产生包括电荷存储区810、通过环状CDTI区812与周围衬底隔离开的电荷存储单元，如图8d中所示。电荷存储单元的这个具体实施例可以提供比之前在图3d中呈现的直线型实施例更小的纵横比，但是可能需要更小的掺杂氧化物材料体积，并且可以形成而没有在相邻电荷存储单元之间共享的CDTI。
CDTI环形结构可以在中央CDTI柱的任一侧上形成有间隙，以用于添加进一步的器件元件。例如，图6示意性地示出了提供了两个间隙608和610的实施例；在608处的间隙可以允许经由第一传输门来自相邻光电二极管的电荷转移，并且，在610处的间隙可以允许经由第二传输门从电荷存储单元到感测节点的电荷转移。
在进一步的实施例中，可以在同时制造与电荷存储单元相邻的光电探测器的时候形成用于相邻像素的背对背电荷存储单元，如图4a-d 中示意性地示出的，这些图示出了沿着竖直截面的线H-H’的水平截面以及沿着水平截面的线V-V’的竖直截面，如图4a-d所指示的。
首先参照图4a。这里，3个DTI蚀刻区402被同时制造进入P型衬底400中。在一些实施例中，衬底可以是硅。在其他实施例中，衬底可以是任何其他合适的半导体。DTI蚀刻区的宽度可以大约为 150-300nm。两个区域可被间隔开的距离大约为200nm至5μm，而蚀刻区的深度可以约为3-10μm的深度；然而，应了解的是，如本申请所要求的，所需尺寸将取决于一个或多个因素。
DTI形成之后，图4b示出了中央沟槽用未掺杂氧化硅404填充，并且相邻的沟槽用N掺杂氧化硅406填充。N掺杂剂可以是任何合适的材料并且在硅衬底的情况下可以例如是磷、锑或砷。
在DTI已被填充之后，对结构执行退火，如图4c中所示。所使用的温度将取决于所使用的材料，但是可以在850-1050℃的范围内。退火的持续时间可能取决于像素的尺寸。在退火期间，N型掺杂剂从两个沟槽扩散出去并且进入周围衬底408的区中。掺杂剂的扩散可能以大约每小时0.3μm的速率发生。退火的小时数然后可以通过0.3*d 来限定，其中，“d”是沟槽之间的以μm为单位的距离。应了解的是，可以基于特定的材料和尺寸来确定最适当的退火时间。
一旦退火完成，掺杂的和未掺杂的氧化硅沟槽就再次被蚀刻以移除填充物，并且电容型深沟槽隔离(CDTI)填充物被涂敷至沟槽4010。在一些实施例中，CDTI填充物可以包括多晶硅。这导致P型衬底400 与N型区408沿着单元的深度相接，从而产生全深度PN结4012以及两个相邻的对称的电荷存储单元4014，两者都完全地沿着CDTI 4010的深度，如图4d中示意性地示出的。在一些实施例中，全深度PN结可以用于制造光电二极管4016；产生两个相邻的具有全深度电荷存储单元的光检测像素。
在如上所述创建图4d的结构之后，可以添加另外的元件以用于提供期望的功能。这在图4e中示出，该图示出了示例器件的示意性平面图。例如，在一个实施例中，可以分别添加第一传输门4018和第二传输门4020。一对第一传输门4018分别允许光电二极管4016与电荷存储4014之间的电荷转移，并且一对第二传输门4020随后允许电荷存储单元4014与感测节点4022之间的电荷转移以允许电荷存储单元4014中所存储的电荷被传感器读取。如可见的，第一和第二传输门可以被设置在器件的相对侧。
在一些实施例中，可以通过重复前述工艺来平铺包含背对背电荷存储节点的相邻像素以用于创建具有任意数量的行和列的阵列。这个示例在图5中被示意性地示出，该示例是从垂直于传感器阵列表面的视图示出的，针对相邻像素A和B的情况，包括可被用作光电二极管的PN结以及电荷存储单元；然而，应该理解的是，这个结构仅是示例性的，并且任何前面的结构都可以用这种方式平铺。为了简洁，图5中没有示出各种MOS器件。
如前所述，每个像素500可以包括光电二极管501和电荷存储单元503。如前面所讨论的，光电二极管501和电荷存储单元503通过 CDTI与邻近的光电二极管和电荷存储单元分离开。应该理解的是，可能存在任意数量的像素在阵列中延伸，并且，光电二极管和电荷存储单元的相对尺寸在图5中并未准确地呈现出来。
在另一个实施例中，可以使用N型衬底和P型掺杂沟槽，而非使用P型衬底和N型掺杂氧化物沟槽。
掺杂区形成邻近于CDTI区。这意味着可以避免对保护区的需要。在一些情况下，保护环可以为大约3μm。一些实施例因此允许更小的像素大小以及因此比常规像素更高的像素密度，这需要保护环来避免电荷泄漏到周围像素中。在一些实施例中，CDTI填充物可以包括多晶硅。
应当理解的是，在图中示出的相对的尺寸可以不必按比例缩放。
一些实施例可以与BSI(背侧照明)类型的结构一起使用。这意味着光子撞击在与电极相反的表面上。
在一些实施例中，金属层可以设置在所产生的半导体上，与光子撞击所经由的表面相反。因此，光子可以被此金属反射。
应当理解的是，其他实施例可以与前侧照明一起使用。
以上已经详细地描述了具有不同变体的各实施例。应当指出的是，本领域技术人员可以组合这些各种实施例和变体的各种要素。
这种变更、修改和改进旨在作为本公开的一部分，并且旨在在本实用新型的范围内。因而，前面的描述只是举例而并非旨在限制。本实用新型仅根据下面的权利要求书及其等效物中所限定的那样进行限制。

Claims (3)

1.一种电荷存储单元，其特征在于，包括：
半导体区，所述半导体区具有第一导电类型的电荷载流子；
第一深沟槽隔离结构；
电荷存储区，所述电荷存储区的位置邻近于所述第一深沟槽隔离结构，所述电荷存储区包括与所述第一导电类型不同的第二导电类型的电荷载流子并且沿着整个所述第一深沟槽隔离结构延伸；以及
第二深沟槽隔离结构，所述第二深沟槽隔离结构的位置邻近于所述电荷存储区并且与所述第一深沟槽隔离结构相对。
2.如权利要求1所述的电荷存储单元，其特征在于，所述电荷存储区包括上部掺杂部分以及下部掺杂部分，所述上部掺杂部分比所述下部掺杂部分掺杂得更重。
3.如权利要求1所述的电荷存储单元，其特征在于，进一步包括：
第三深沟槽隔离结构，所述第三深沟槽隔离结构的位置邻近于所述第一深沟槽隔离结构，使得所述第一深沟槽隔离结构在所述第二深沟槽隔离结构与所述第三深沟槽隔离结构之间；以及
第二电荷存储区，所述第二电荷存储区在所述第一深沟槽隔离结构与所述第三深沟槽隔离结构之间。
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