TW202407988A - 雙深度接面結構及製程方法 - Google Patents

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Abstract

提供電晶體、電子裝置及方法。電晶體包含：一閘極溝槽，其形成於一半導體基板中且延伸至一閘極溝槽深度；及一源極及一汲極，其形成為該半導體基板中之摻雜區且具有一第一導電類型。該源極及該汲極分別沿著該電晶體之一通道長度方向形成於該閘極溝槽之一第一端及一第二端處，且該源極及該汲極各包含一第一摻雜區及遠離該第一摻雜區延伸之一第二摻雜區。該第二摻雜區在該半導體基板中相對於該半導體基板之一表面延伸至比該第一摻雜區更深之一深度。

Description

雙深度接面結構及製程方法
本發明大體上係關於影像感測器，且特定而言但不排他地係關於用於影像感測器之電晶體。
影像感測器無處不在。其等廣泛用於數位相機、蜂巢電話、安全相機以及醫療、汽車及其他應用中。用來製造影像感測器之技術持續快速發展。例如，對更高解析度及更低電力消耗之需求已促進此等裝置之進一步小型化及整合。此等趨勢亦促進像素計數之增加。
增加通道寬度係用以改良影像感測器中之電晶體效能之一種方式。非平面(3D)閘極結構係達成更大有效通道寬度之一種方式。在此等電晶體中，通道效能部分地取決於半導體基板中之源極及汲極接面之深度。較深接面改良通過通道之電荷載流子遷移率，但亦可能引起特別是來自鄰近電晶體之電流洩漏。因此，需要改良的電晶體。
本發明提供電晶體、像素、影像感測器、電子裝置及其製造方法。在以下描述中，闡述眾多特定細節以提供對實例之一透徹理解。然而，相關領域技術者將認知，本文中所描述之技術可在沒有該等特定細節之一或多者之情況下或用其他方法、組件、材料等實踐。在其他例項中，未詳細地展示或描述熟知結構、材料或操作以避免模糊特定態樣。
貫穿本説明書引用「一實施例」或「一些實施例」意謂結合該實施例所描述之一特定特徵、結構或特性被包含於本發明之至少一項實施例中。因此，貫穿本説明書通篇出現片語「在一些實施例中」或「在一實施例中」或「在任何實施例中」不一定全部指代同一實例。此外，任何實施例之任何特定特徵、結構及/或特性可在一或多項實例中以任何合適方式組合。
為便於描述，本文中可使用空間相對術語，例如「在…下面」、「在…下方」、「下部」、「下」、「在…上方」、「上」及類似術語來描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所繪示。將理解，空間相對術語意欲於除涵蓋圖中所描述之定向以外，亦涵蓋裝置在使用或操作中之不同定向。例如，若圖中之裝置被翻轉，則描述為「在其他元件或特徵下方」或「在其他元件或特徵下面」或「在其他元件或特徵下」之元件將被定向為「在其他元件或特徵上方」。因此，示例性術語「在…下方」及「在…下」可涵蓋在…上方及在…下方兩個定向。裝置可以其他方式定向(旋轉九十度或按其他定向)且據此解釋本文中所使用之空間相對描述詞。另外，亦將理解，當一層被稱為「在兩個層之間」時，該層可為該兩個層之間的唯一層，或亦可存在一或多個中介層。
本發明亦提供用於影像感測器之電晶體，例如源極隨耦器電晶體、重設電晶體及列選擇電晶體。為了促進理解，本發明在互補金屬氧化物半導體(「CMOS」)影像感測器之背景下描述此等電晶體。然而，應明白，本發明不應限於用於CMOS影像感測器之電晶體，而是亦可應用於非CMOS影像感測器及其他電晶體類型。在以下描述中，闡述眾多特定細節以提供對實例之透徹理解。然而，相關領域之技術人員將認知，本文中所描述之技術可在沒有該等特定細節之一或多者之情況下或用其他方法、組件、材料等實踐。在其他例項中，未詳細地展示或描述熟知結構、材料或操作以避免模糊特定態樣。
在本發明中，術語「半導體基板」或「基板」指代用於在其上形成電子裝置之任何類型之基板，包含單晶基板、絕緣體上半導體(SOI)基板、摻雜矽塊體基板及半導體上磊晶膜(EPI)基板及類似者。此外，儘管將主要關於與矽基半導體材料(例如，矽及矽與鍺及/或碳之合金)相容之材料及製程描述各項實施例，但本技術在此方面不受限制。相反，各項實施例可使用任何類型之半導體材料來實施。
本發明涉及關於不同實施例(包含設備及方法)之數個術語。具有相似名稱之術語關於不同實施例具有相似含義，但明確指出之處除外。為了澄清此點，相似元件在圖之間具有相似編號且應被理解為能夠具有其他相似元件之任何一或多個特徵，但所描述之相關差異除外。類似地，本發明利用數個技術術語。此等術語將採用其等所屬領域中之普通含義，除非本文中具體地定義或其等使用之内文清楚地另有暗示。應注意，貫穿本文件，元素名稱及符號可互換地使用(例如，Si與矽)；然而，兩者具有相同含義。
本申請案亦可引用數量及數目。除非具體地陳述，否則此等數量及數目不應被認為係限制性的，而是代表與本申請案相關聯之可能數量或數目。再者，在此方面，本申請案可使用術語「複數個」來指代一數量或數目。在此方面，術語「複數個」意指大於一之任何數目，例如二、三、四、五等。術語「約」、「近似」、「接近」等意謂所陳述值之正或負5%。出於本發明之目的，片語「A、B及C之至少一者」例如表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)，當列出多於三個元件時包含所有進一步可能的排列。
圖1係繪示具有像素104之一像素陣列102之一代表性影像感測器100之一項實例之一圖。如所展示，像素陣列102耦合至一控制電路系統106及一讀出電路系統108，該讀出電路系統耦合至一功能邏輯110。
像素陣列102係像素104 (例如，像素P1、P2…、Pn)之一二維(「2D」)陣列。在一項實施例中，各像素104係一互補金屬氧化物半導體(「CMOS」)成像像素。像素陣列102可被實施為一前側照明影像感測器陣列或一背側照明影像感測器陣列。在一些實施例中，像素104包含如下文所描述之一或多個電晶體，包含源極隨耦器電晶體、列選擇電晶體及/或重設電晶體。在實施例中，該等電晶體之至少一者具有至少一個垂直閘極結構。如所繪示，像素104配置成列(例如，列R1至Ry)及行(例如，行C1至Cx)以獲取一人物、地點或物體之影像資料，接著可使用該影像資料來呈現人物、地點或物體之一2D影像。
在一像素104已獲取其影像資料或影像電荷之後，由讀出電路系統108讀出影像資料且將影像資料轉移至功能邏輯110。讀出電路系統108可包含放大電路系統，例如一差分放大器電路系統、類比至數位(「ADC」)轉換電路系統或其他電路系統。在一些實施例中，讀出電路系統108可沿著讀出行線(所繪示)一次讀出一列影像資料或可使用多種其他技術(未繪示)讀出影像資料，例如同時串列讀出或完全並行讀出所有像素。
控制電路系統106耦合至像素陣列102之像素104且包含用於控制像素104之操作特性之邏輯及記憶體。例如，控制電路系統106可產生用於控制影像獲取之一快門信號。在一些實施例中，快門信號係用於同時使所有像素104能夠在單個獲取視窗期間同時捕獲其等各自影像資料之一全域快門信號。在一些實施例中，快門信號係一滾動快門信號，藉此在連續獲取視窗期間循序地啟用像素104之各列、行或群組。
功能邏輯110包含用於存儲影像資料或甚至藉由應用影像後效應(例如，裁剪、旋轉、移除紅眼、調整亮度、調整對比度或其他方式)來操縱影像資料之邏輯及記憶體。
在任何實施例中，影像感測器100、像素陣列102或像素104之任何一或多者可嵌入一電子裝置112，例如一智慧型電話、一相機、一內窺鏡、生物計量感測裝置、基於光之近接感測器及類似者中。
圖2展示一簡化像素204之一佈局之一個代表性實例，其可用於諸如圖1之影像感測器100之一影像感測器中，其本身可整合至諸如一智慧型電話之一電子裝置中。圖2中所展示之像素佈局係代表性的，且本發明之教示可體現於許多其他像素佈局中。
像素204包含一半導體基板214，在其中形成有複數個光電二極體216a至216d且該複數個光電二極體呈一「四共用」組態而配置。轉移電晶體218a至218d各可具有在接通(例如，接收轉移信號)時將電荷自對應光電二極體216a至216d之一者轉移至一浮動擴散區222之一垂直轉移閘極220a至220d。浮動擴散區222耦合至一源極隨耦器電晶體250 (例如，藉由如圖2中所繪示之一金屬互連件)及一重設電晶體224，且源極隨耦器電晶體250耦合至一列選擇電晶體226。
浮動擴散區222耦合至轉移電晶體218a至218d之平面轉移閘極及源極隨耦器電晶體250之一閘極，且進行操作以聚集來自光電二極體216a至216d之電荷載流子(經由一或多個轉移電晶體218a至218d)並將一對應電壓輸出至源極隨耦器電晶體250之閘極以供信號放大及讀出。
光電二極體216a至216d各經組態以回應於在影像感測器之一積分週期期間接收之傳入光而產生及累積電荷。例如在影像感測器之積分週期期間累積於光電二極體216a至216d之一電荷累積區(例如，轉移電晶體218a至218d之一源極)中之電荷(例如光電子)可在影像感測器之電荷轉移週期期間取決於施加至轉移電晶體218a至218d之平面閘極之電壓而選擇性地轉移至浮動擴散區222 (例如，轉移電晶體218a至218d之汲極)。在一些實施例中，光電二極體216a至216d具有一釘紮光電二極體組態。
重設電晶體224經組態以在一重設週期期間在重設電晶體224之閘極RST處接收之一重設信號之控制下，將經由轉移電晶體218a至218d及浮動擴散區222耦合之光電二極體216a至216d重設(例如，放電或充電)至一預設電壓，例如一供應電壓V DD。
源極隨耦器電晶體250耦合於一電力線與列選擇電晶體226之間，且調變基於浮動擴散區222輸出之電壓所輸出之影像信號，其中影像信號對應於在經耦合光電二極體216a至216d之閘極處之積分週期期間累積在該等經耦合光電二極體之電荷累積區中之光電子之量。源極隨耦器電晶體250基於在其閘極處接收之電壓來放大影像信號。源極隨耦器電晶體250及重設電晶體224兩者可耦合至接收供應電壓V DD之同一電力線。例如，源極隨耦器電晶體250之一汲極及重設電晶體224之一汲極耦合至供應電壓V DD。
在本發明中，術語「通道寬度平面」、「通道寬度方向」、「通道長度平面」及「通道長度方向」用來描述電晶體及像素之特徵。為清晰起見，一「通道寬度平面」係跨一通道延伸之一平面，電荷載流子透過該通道在一電晶體之一源極與一汲極(例如，源極隨耦器電晶體250之源極236與汲極240)之間流動。換言之，一通道寬度平面或通道寬度方向垂直於電流流動之方向。相較之下，一通道長度平面或通道長度方向垂直於所有通道寬度平面且平行於電流流動方向而定向。
列選擇電晶體226在其閘極RS處接收之一列選擇信號之控制下選擇性地將源極隨耦器電晶體250之輸出(例如，影像信號)耦合至讀出行線。
源極隨耦器電晶體250、重設電晶體224及列選擇電晶體226安置所在之區可被稱為像素204之一電晶體區。相較之下，光電二極體216a至216d、轉移電晶體218a至218d及浮動擴散區222安置所在之區可被稱為主動區。一隔離結構228a (例如，相對於半導體基板214之一前側具有約150 nm至約400 nm之一深度之淺通道隔離溝槽結構)安置於主動區與電晶體區之間且沿著一通道長度方向延伸。在一些實施例中，隔離結構228a至228b形成下文所描述之本發明電晶體之部分。一些實施例包含複數個隔離結構228a至228b，即，在電晶體區之各側上一個。
在一些實施例中，像素204可包含本文未詳細地描述之額外元件，諸如一或多個額外電晶體、電容器、浮動擴散區或類似者。在一些實施例中，轉移電晶體218a至218d之轉移閘極利用一平面轉移閘極而不是垂直轉移閘極220a至220d。
在操作中，在影像感測器之積分週期(亦被稱為曝光或累積週期)期間，光電二極體216a至216d吸收各自電荷累積區上之入射光。累積於電荷累積區中之光生電荷指示入射於電荷累積區上之光之量。在積分週期之後，將一轉移信號(例如，一正偏置電壓)例如自圖1之控制電路系統106施加於轉移電晶體218a至218d之垂直轉移閘極220a至220d，從而引起轉移電晶體218a至218d接通且在電荷轉移週期期間將光生電荷自對應光電二極體216a至216d轉移至浮動擴散區222。源極隨耦器電晶體250基於由經耦合浮動擴散區222輸出之電壓來可操作地產生影像信號。列選擇電晶體226耦合至源極隨耦器電晶體250，接著在一讀出週期期間在接收到一列選擇信號時選擇性地將影像信號耦合至一行位元線上以用於後續影像處理。
圖3A及圖3B展示具有相同於圖2之像素204之特徵之一像素304之一部分之不同視圖。特定而言，像素304之所繪示部分包含與一列選擇電晶體326可操作地耦合之一源極隨耦器電晶體350。源極隨耦器電晶體350之一閘極352可操作地耦合至像素304之一浮動擴散區(未展示)。應注意，在此實例中一源極隨耦器電晶體及一列選擇電晶體之使用係代表性的，而不是限制性的。例如，在任何實施例中，鄰近於源極隨耦器電晶體350之電晶體326係一重設電晶體或另一電晶體，而非一列選擇電晶體。作為另一實例，電晶體350可為一垂直閘極型電晶體。
圖3A之視點係在一通道長度平面中，即，圖3A之平面平行於電荷載流子自列選擇電晶體326移動至源極隨耦器電晶體350 (例如，沿著通道380及382移動)之一方向。相較之下，圖3B展示源極隨耦器電晶體350在一通道寬度平面中之一橫截面，該通道寬度平面垂直於圖3A中所展示之通道長度平面。
自圖3A及圖3B可看出，閘極352係一非平面閘極，即，閘極352具有：一平面閘極部分356，其平行於半導體基板314之一表面330且在源極隨耦器電晶體350之一源極336與一汲極340之間沿通道長度方向延伸；及至少一個鰭狀或指狀垂直閘極部分354a至354c，其遠離平面閘極部分356延伸入半導體基板314中。圖3B特別展示閘極352包含複數個平行鰭狀垂直閘極部分354a至354c，其等在通道寬度方向上彼此隔開，因此產生一方波形外形，此增加源極隨耦器電晶體350之一有效通道寬度。應注意，圖3B中所展示之鰭狀垂直閘極部分之數目及形狀係代表性的，而不是限制性的。
圖3B亦突顯沿通道寬度方向在源極隨耦器電晶體350之相對側上安置於半導體基板314中之通道隔離結構328a、328b。各通道隔離結構328a、328b可在通道長度方向上延伸且將電晶體區與像素304之主動區隔離。參見圖2之隔離結構228a、228b。在任何實施例中，通道隔離結構328a、328b填充有氧化物材料及/或係相對於半導體基板314之表面330具有約150 nm至約400 nm之一深度之淺隔離溝槽結構。如圖3B中所展示，在任何實施例中，閘極352之平面閘極部分356可至少部分地在通道隔離結構328a、328b上面延伸。在任何實施例中，外部垂直閘極部分354a、354c之一部分可在對應通道隔離結構328a、328b上面延伸。
為了使垂直閘極部分354a至354c能夠延伸入半導體基板314中，例如藉由一蝕刻製程，諸如乾式或濕式蝕刻製程或濕式及乾式之一組合，首先在該半導體基板中沿著通道寬度方向形成至少一個閘極溝槽358。參見圖3B (展示閘極溝槽358a至358c)。特定而言，閘極溝槽358a至358c各形成為相對於前表面330延伸入半導體基板314中達一閘極溝槽深度D T之一凹槽。在任何實施例中，閘極溝槽深度D T為約50 nm至約600 nm、約100 nm至約150 nm、約100 nm至約140 nm、約100 nm至約130 nm、約100 nm至約120 nm、約100 nm至約110 nm、約110 nm至約150 nm、約120 nm至約150 nm、約130 nm至約150 nm或約140 nm至約150 nm。在一些實施例中，閘極溝槽深度D T大於對應主動像素區域中各垂直轉移閘極之深度(例如，深於轉移電晶體218a至218d之垂直轉移閘極220a至220d)。在其中閘極352具有複數個垂直閘極部分(例如，354a至354c)之實施例中，閘極溝槽358跨通道寬度平面界定相等數目個平行凹槽(例如，閘極溝槽358a至358c)，該等平行凹槽(例如，閘極溝槽358a至358c)之各者在通道長度方向上延伸。又此外，且參考圖3B，閘極溝槽358a至358c之該等平行凹槽在半導體基板314中界定非平面基板結構362a、362b，各非平面基板結構具有複數個側壁部分且該等非平面基板結構362a、362b之各者在通道寬度方向上可具有約5 nm至約20 nm之一寬度W。例如，非平面基板結構362a具有側壁部分364a、364b且非平面基板結構362b具有側壁部分364c、364d。
參考圖3B，在形成閘極溝槽358之後，在閘極溝槽中沈積一隔離層360 (即，一閘極隔離層)，使得隔離層360具有約5 nm至約10 nm之一層厚度。隔離層360包括一介電材料，諸如氧化物或高k材料，例如具有大於約3.9之一介電常數之一材料(例如，Al 2O 3或HfO 2)。在任何實施例中，介電材料可沈積入閘極溝槽358至約50 nm至約75 nm之一層厚度，以便防止在閘極溝槽358之一底部處形成一通道。
在沈積隔離層360後，在隔離層360上沈積諸如多晶矽或金屬之一閘極材料，由此形成閘極352。在閘極352周圍例如呈改良源極隨耦器電晶體350之電流及電壓參數之一組態形成一可選間隔件376。在一些實施例中，間隔件376環繞閘極352。在一些實施例中，間隔件376由類似於隔離層360之一介電材料形成。在一些實施例中，間隔件376係由氧化物、氮化物或其等之一組合形成之一單層或多層堆疊結構。
在繼續描述本發明像素及電晶體之前，以下段落介紹一些背景。電晶體通常包含電荷載流子之一源極及一汲極，該源極及該汲極沿通道長度方向安置於閘極之相對側上。此等源極及汲極可由下層半導體基板之摻雜部分形成。迄今為止，此源極及汲極摻雜區具有一實質上均勻的接面深度。作為一項實例，源極及汲極可各標稱地延伸入下層半導體基板中。此組態之一個缺點係，在具有相對於源極及汲極在半導體基板中延伸至一更深深度之非平面閘極(即，具有鰭狀垂直閘極部分)之電晶體中，電荷載流子通道未有效地形成於非平面鰭狀垂直閘極部分周圍-特別是在該等垂直閘極部分之一最底部或最遠端區周圍。作為另一實例，源極及汲極可各具有延伸至非平面鰭狀接面部分之一大致相同深度之一均勻接面深度。然而，此組態導致鄰近電晶體之間(例如，源極隨耦器電晶體與列選擇電晶體之間)之非期望電流洩漏。出於此等原因，前述電晶體結構不提供令人滿意的效能。
返回至圖3A之本發明像素304，源極隨耦器電晶體350具有沿通道長度方向形成於閘極352之相對側上之一雙深度源極336及一雙深度汲極340。源極336亦可用作列選擇電晶體326之一汲極，但為一致起見，本文中被稱為源極。如下文所解釋，雙深度源極及汲極接面促進完整的電荷載流子通道形成，同時防止鄰近電晶體之間(例如，源極隨耦器電晶體350與列選擇電晶體326之間)之電流洩漏。汲極340經由接觸件342耦合至一電力線以接收供應電壓V DD。
源極336及汲極340分別沿通道長度方向在閘極溝槽358 (或閘極352)之一第一端及一第二端處形成於半導體基板314中作為摻雜區。特定而言，源極336及汲極340之各者摻雜有具有一第一導電類型(例如，N型)之一共同第一摻雜劑(例如，As)，該第一導電類型與具有一第二導電類型之下層半導體基板314相反。在一些實施例中，源極336及汲極340可形成於植入半導體基板314中之具有第二導電類型之一井區中。具有源極336及汲極340之井區可具有高於半導體基板314之濃度之一濃度。在一些實施例中，源極336及汲極340之各者與閘極352對準地植入(例如，與該閘極之邊緣對準地植入)。
源極336及汲極340之各者包括一第一摻雜區或淺摻雜區(具有一淺接面深度)及相對於前表面330遠離第一摻雜區延伸(具有深於該第一區之一接面深度)之一第二摻雜區或深摻雜區。更具體地，源極336包括具有淺接面深度之一第一摻雜區366及遠離第一摻雜區366延伸之具有一深接面深度之一第二摻雜區368。同樣，汲極340包括具有一淺接面深度之一第一摻雜區370及具有一深接面深度之一第二摻雜區372。為簡單起見，第一摻雜區及第二摻雜區在後文中分別被稱為第一區及第二區。
如本文中所使用之術語「淺」及「深」係相對性術語，其等表達第二區在半導體基板314中延伸至深於第一區之一深度(相對於表面330)。據此，第二區(亦被稱為深摻雜區)具有深於第一區(亦被稱為淺摻雜區)之一接面深度。在給定源極336與汲極340之間的類似性之情況下，第一摻雜區及第二摻雜區兩者應在不區分源極336與汲極340之情況下進行描述，除非相關差異需要描述。
第一區366、370及第二區368、372具有相似材料性質，且因此在一材料意義上可能彼此無法區分。即，第一區及第二區係半導體基板314之摻雜有具有第一導電類型(例如，N型)之第一摻雜劑(例如，As)之所有部分。
淺摻雜區366、370起源於或鄰近於閘極352之相對端且在通道長度方向上自其等延伸出去。各淺摻雜區366、370相對於半導體基板314之表面330具有一均勻的第一深度D1，為約50 nm至約200 nm、約50 nm至約150 nm、約50 nm至約100 nm、約50 nm至約90 nm、約50 nm至約80 nm、約50 nm至約70 nm、約50 nm至約60 nm、約100 nm至約200 nm、約150 nm至約200 nm、約160 nm至約200 nm、約170 nm至約200 nm、約180 nm至約200 nm、約190 nm至約200 nm或約100 nm至約150 nm。通常，淺摻雜區366、370不延伸入半導體基板314至閘極溝槽深度D T。在任何實施例中可説明，各淺摻雜區366、370僅延伸至第一深度D1，或不延伸得深於第一深度D1。
源極336 (其亦用作列選擇電晶體326之一汲極)在通道長度方向上自源極隨耦器電晶體350之閘極352朝向列選擇電晶體326之平面閘極374延伸。在一些實施例中，源極336之淺摻雜區366自閘極352之平面閘極部分356下面延伸至列選擇電晶體326之平面閘極374下面。例如當列選擇電晶體326接通時，列選擇電晶體326之一第一通道380可形成於半導體基板314中，位於淺摻雜區366與列選擇電晶體326之一源極378之間的列選擇電晶體326之平面閘極374下面。如上文所描述，列選擇電晶體326之源極378經由接觸件390耦合至電力線(例如，相同於与源極隨耦器電晶體350之汲極340耦合之接觸件342之電力線)以接收供應電壓V DD。
將注意力返回至源極隨耦器電晶體350，深摻雜區促進電荷載流子在閘極352之垂直閘極部分(例如，圖3B中所展示之垂直閘極部分354a至354c之各者)之整個深度周圍移動。深摻雜區368、372之一特有特徵係各在半導體基板314中進一步延伸至深於各淺摻雜區366、370之對應第一深度D1之一第二深度D2 (相對於半導體基板314之表面330)。特定而言，各深區368、372遠離對應淺摻雜區366、370之一下部延伸至第二深度D2。在任何實施例中，第一深度D1及第二深度D2之和可約等於閘極溝槽深度D T，即，相同於或大於閘極352之垂直閘極部分354a至354c之深度。因此，深摻雜區368、372可各進一步延伸至約50 nm至約500 nm、約50 nm至約400 nm、約50 nm至約300 nm、約50 nm至約200 nm、約50 nm至約100 nm、約100 nm至約500 nm、約200 nm至約500 nm、約300 nm至約500 nm、約400 nm至約500 nm之第二深度D2。即，在實施例中，各深摻雜區368、372相對於半導體基板314之表面330之接面深度係第一深度D1及第二深度D2之一和。
如所展示，對於源極336及汲極340之各者，淺摻雜區可在通道長度方向上，例如在一垂直定向(即，相對於一基板深度方向或半導體基板314之一表面330垂直之一方向)上遠離對應深摻雜區延伸。据此，在任何實施例中，各雙深度源極336及汲極340可具有一成角形輪廓，該成角形輪廓可包含一L形(特定而言，其中深摻雜區在一垂直定向上遠離淺摻雜區延伸之一側向L形)。在一些實施例中，源極336及汲極340可具有在通道寬度尺寸上符合閘極352之形狀或輪廓之一形狀或輪廓。例如，若垂直閘極部分354a至354c具有不同深度(例如，若中心垂直閘極部分354b具有一更深閘極深度)，則源極336及汲極340根據閘極352之深度在通道寬度方向上具有不同接面深度。
有利地，前述雙深度源極及汲極促進電荷載流子在垂直閘極部分之整個深度周圍移動(例如，透過第二通道382)，同時防止形成自源極隨耦器電晶體350之源極336之深摻雜區368至列選擇電晶體326之源極378之一電荷載流子路徑384 (否則將引起電流洩漏)。特定而言，深摻雜區368、372沿著垂直閘極部分354a至354c垂直地延伸且憑藉第一摻雜劑提供自由電荷載流子，此使得當源極隨耦器電晶體350接通時能夠沿著非平面基板結構362a至362b之側壁部分364a至364d在通道長度方向上形成通道(例如，第二通道382)，增加源極隨耦器電晶體350之有效通道寬度，由此增加源極隨耦器電晶體350之Gm以改良裝置效能。同時，源極隨耦器電晶體350之源極336之深摻雜區368與列選擇電晶體326之源極378之間的距離相對較大，由此抑制兩個鄰近電晶體350、326之間的接面洩漏。
仍參考圖3A，像素304包含可選隔離區，該等隔離區形成為植入半導體基板314中之鄰近於淺摻雜區及深摻雜區之摻雜區。藉由沿著雙深度源極/汲極之一外部形成一障壁層，此等隔離區進一步防止電流自淺及深摻雜區洩漏，該障壁層與該等隔離區介接。特定而言，源極隨耦器電晶體350包含一源極隔離區386及一汲極隔離區388，該源極隔離區及該汲極隔離區各形成於半導體基板314之由各自淺摻雜區及深摻雜區部分地限定之一區(即，在一側上由深摻雜區368或深摻雜區372且在一上側上由對應淺區366或370限定之內部區)中。為了產生障壁層，用具有與源極336及汲極340之第一導電類型相反之一第二導電類型之一第二摻雜劑(例如，硼)摻雜源極隔離區386、388之各者。在任何實施例中，源極隔離區386、汲極隔離區388及/或諸如圖5之通道隔離區之其他隔離區可具有大於周圍半導體基板314之一摻雜劑濃度之一摻雜劑濃度。作為一代表性實例，圖3A中所展示之半導體基板314之區可包含具有約E16/cm 3之一摻雜劑濃度之一P型摻雜井區，且源極隔離區386及汲極隔離區388可各具有大於約E16/cm 3，例如約E17/cm 3至約E18/cm 3之一P型摻雜劑濃度。
在任何實施例中，源極隔離區386及汲極隔離區388之各者自對應淺摻雜區366、370之一下部延伸入半導體基板314至對應深摻雜區368、372之一下部，及/或延伸至少與閘極溝槽深度D T一樣深。重申一下，源極隔離區386及汲極隔離區388之各者可自第一深度D1延伸至至少第二深度D2。在諸如下文關於參考圖4所描述之一些實施例中，源極隔離區386及汲極隔離區388之各者延伸得深於閘極溝槽深度D T或第二深度D2，以利於增強通道隔離。
下文關於圖4及圖5描述隔離區之額外變型。
圖4展示具有相同於圖3A至圖3B之像素304之特徵(但下文所描述之處除外)之一像素404之一部分。據此，相似元件符號具有相似於上文所描述之含義(例如，460對應於如上文關於隔離層360所定義之一隔離層)，且本文中僅描述相關差異。
雖然像素404之雙深度深源極及汲極相同於像素304，但源極隔離區486及汲極隔離區488之形成各較大，以便更有效地隔離通道482且防止源極隨耦器電晶體450與列選擇電晶體426之間的電流洩漏。特定而言，源極隔離區486及汲極隔離區488之各者相對於半導體基板414之前表面430自對應淺摻雜區466、470之一下部延伸入半導體基板414至一第三深度D3，該第三深度D3深於閘極溝槽深度D T或深摻雜區468、472之深度。在任何實施例中，相對於半導體基板414之前表面430，第三深度D3比閘極溝槽深度D T或深摻雜區468、472之深度深約50 nm至約300 nm。據此，在任何實施例中，源極隔離區486、488可比上文關於圖2所識別之深度D T或第二深度D2中之任一者深約50 nm至約300 nm。另外或替代地，源極隔離區486及汲極隔離區488之各者在通道長度方向上至少延伸至對應淺摻雜區466、470之一整個長度L 1、L 2。據此，在此等實施例中，源極隔離區486及汲極隔離區488各在對應淺摻雜區466、470及深摻雜區468、472之一下部之下延伸。在實施例中，源極隔離區486及汲極隔離區488之各者緊鄰或鄰接對應淺摻雜區466、470及深摻雜區468。
在任何實施例中，隔離區486、488之一者可具有圖4中所展示之組態，而該等隔離區之另一者可具有圖3A中所展示之組態。
圖5展示具有相同於圖3A至圖3B之像素304及圖4之像素404之特徵(但下文所描述之處除外)之又一像素504之一部分。據此，相似元件符號具有如上文所描述相似之含義(例如，560對應於如上關於隔離層360所定義之一隔離層)，且本文中僅描述相關差異。在其中至少一個光電二極體之至少一部分直接安置於像素之電晶體區下面之像素中，圖5之實施例可能係有利的。
雖然像素504之雙深度源極536及汲極540相同於前述像素，但通道582係藉由在源極536、源極隨耦器電晶體550之閘極552及汲極540下面連續地延伸之單個通道隔離區586而與光電二極體516隔離。類似於源極隨耦器電晶體350之閘極352，閘極552包含一平面閘極及至少一垂直閘極。特定而言，通道隔離區586安置於光電二極體516與源極536及汲極540之間，且在通道長度方向上自(汲極540之)淺摻雜區570之一遠部延伸至(源極536之)淺摻雜區566之一相對遠部。安置於閘極552下之通道隔離區586之至少一中央部分在半導體基板514中延伸至深於閘極552之垂直閘極部分之閘極深度之一深度，例如比閘極552或閘極溝槽深度D T深約50 nm至約300 nm。與圖3A至圖4之隔離區類似，通道隔離區586形成為半導體基板514中之具有第二摻雜劑之一摻雜區且具有與源極436及汲極440之第一導電類型相反之第二導電類型。通道隔離區586可具有高於半導體基板514之濃度之一濃度。
類似於圖3A至圖4之隔離區，一可選通道隔離區590形成為列選擇電晶體526之源極578下方之一摻雜區，且可具有相同於通道隔離區586之材料性質之任一者。通道隔離區590係可在本文中所描述之任何實施例中利用例如以利於將列選擇電晶體526與光電二極體516隔離之一特徵。
圖6A展示具有一非平面源極及汲極之一電晶體650之一部分之一示意性俯視圖。圖6B展示具有下文將描述之一可選汲極接觸件之電晶體650之一示意性透視圖。電晶體650具有相同於前述電晶體350、450及550之特徵，但下文所描述之相關差異除外。應明白，電晶體650不限於源極隨耦器電晶體且可為具有垂直閘極電極之任何電晶體。
與前述電晶體類似，電晶體650包含一雙深度源極636及一雙深度汲極640 (參見淺摻雜區670、674及深摻雜區672、676)。複數個閘極溝槽形成於一半導體基板614中，從而界定複數個非平面基板結構662a、662b。該複數個閘極溝槽介於非平面基板結構662a、662b之間且鄰近於該等非平面基板結構。此組態類似於圖3B中所展示之組態(所展示之非平面基板結構之數目係代表性的，而不是限制性的)。據此，一閘極652安置於非平面基板結構662a、662b上面且包含安置於半導體基板614之一頂表面上之一平面閘極部分656，複數個垂直閘極部分654a至654c各自該平面閘極部分延伸入該等閘極溝槽之一者。
與前述電晶體不同，電晶體650具有源極636及汲極640各包含非平面基板結構662a、662b之各者之一部分之獨特特徵。重申一下，例如透過一表面電漿植入製程、一低能量傾斜植入製程或類似製程，用具有與下層半導體基板614之導電類型相反之第一導電類型之一摻雜劑摻雜各非平面基板結構662a、662b之各端之一部分。因為源極636及汲極640可用一表面電漿植入製程或類似製程在雙深度結構之較淺深度及較深深度兩者處形成，所以製造製程避免對一兩步植入製程之需要。因此，如圖6B中最好地展示，非平面基板結構662a、662b形成兩個深摻雜區之部分(參見深摻雜區672)。因此，源極636及汲極640受益於上文所描述之雙深度結構，另外亦憑藉在其中整體形成之非平面基板結構662a、662b而改良通道效能。
如圖6B中所展示，一可選汲極接觸件690可操作地連接至一電流源。汲極接觸件690由一金屬或其他導電材料形成，且包含一主體部分692，複數個指部694a、694b自該主體部分延伸。各指部694a、694b延伸入鄰近於形成於半導體基板614中之汲極640之閘極溝槽之一對應者。據此，在任何實施例中，垂直閘極部分之數目可等於閘極溝槽之一數目。在任何實施例中，電晶體650可另外或替代地包含具有與汲極接觸件690相同之一結構之一源極接觸件，但具有延伸入閘極溝槽且耦合至源極636之指部。
圖7展示形成本發明之電晶體之方法700。下文所使用之術語具有與上文用來描述本發明結構之相似術語相似之含義。在方法700之任何實施例中，可按下文所介紹之次序執行步驟。
在步驟702中，提供其中形成有至少一個閘極溝槽之一半導體基板。諸如藉由用乾式蝕刻、濕式蝕刻或其等之一組合蝕刻半導體基板來將至少一個閘極溝槽形成至一閘極溝槽深度，該閘極溝槽深度為約50 nm至約600 nm、約50 nm至約500 nm、約50 nm至約400 nm、約50 nm至約300 nm、約50 nm至約200 nm、約50 nm至約100 nm、約100 nm至約600 nm、約200 nm至約600 nm、約300 nm至約600 nm、約400 nm至約600 nm或約500 nm至約600 nm。在任何實施例中，至少一個閘極溝槽包含複數個平行閘極溝槽，該複數個平行閘極溝槽在半導體基板中界定一或多個非平面基板結構。
在步驟704中，藉由透過一第一遮罩用具有一第一導電類型(與半導體基板相反)之一第一摻雜劑(例如，As)在至少一個閘極溝槽之相對端處將半導體基板中之一區摻雜至一第一深度，在半導體基板中形成一源極及一汲極之淺摻雜區(第一摻雜區)。在任何實施例中，第一深度係約50 nm至約200 nm、約10 nm至約40 nm、約10 nm至約30 nm、約10 nm至約20 nm、約20 nm至約50 nm、約30 nm至約50 nm或約40 nm至約50 nm。在任何實施例中，可利用穿過至少一個閘極溝槽之一離子植入、電漿植入製程、傾斜植入製程或類似製程。在任何實施例中，形成淺摻雜區可包含用第一摻雜劑將半導體基板之至少一個非平面基板結構之一部分摻雜至至少第一深度。
在步驟706中，藉由透過一第二遮罩用第一摻雜劑將半導體基板之在淺摻雜區下面且在閘極溝槽之相對端處之區摻雜至至少閘極溝槽深度，在半導體基板中形成源極及汲極之深摻雜區(第二摻雜區)。在用離子植入之實施例中，可例如以一更高植入能量利用相同於步驟704中之製程。例如，藉由以一第一植入能量將第一摻雜劑植入至半導體基板中來形成源極及汲極之淺摻雜區，且藉由以大於第一植入能量之一第二植入能量將第一摻雜劑植入至半導體基板中來形成源極及汲極之深摻雜區，使得該等深摻雜區之各者自各自淺摻雜區延伸且具有形成於深於各自淺摻雜區之一深度處之一接面深度。在任何實施例中，可利用穿過至少一個閘極溝槽之離子植入、電漿植入製程、傾斜植入製程或類似製程來形成深區；在此等實施例中，此步驟可與在步驟704中形成淺區實質上同時執行。在任何實施例中，形成深摻雜區可包含例如使用穿過閘極溝槽之一電漿植入或傾斜植入製程，用第一摻雜劑將半導體基板之至少一個非平面基板結構之一部分摻雜至至少閘極溝槽深度。
在可選步驟708中，藉由用具有與第一導電類型相反之一第二導電類型之一第二摻雜劑(例如，硼)遮蔽及植入半導體基板，在淺區及/或深摻雜區下面形成至少一個隔離區。在任何實施例中，透過一第三遮罩形成至少一個隔離區。在任何實施例中，至少一個隔離區自淺接面之一下部延伸至至少閘極溝槽深度。在任何實施例中，至少一個隔離結構延伸至深於閘極溝槽深度之一深度，例如比閘極溝槽深度深約50 nm至約300 nm。在任何實施例中，隔離區具有大於半導體基板之一摻雜劑濃度之一摻雜劑濃度。在一些實施例中，隔離區在至少一個閘極溝槽及/或閘極下面，沿通道長度方向自汲極之淺摻雜區之一遠部連續地延伸至汲極之淺摻雜區之一相對遠部，如圖5中所繪示。在任何實施例中，隔離區在通道長度方向上至少延伸至對應淺摻雜區之一整個長度L 1、L 2。
在步驟710中，在閘極溝槽中沈積一介電材料之一隔離層，且在隔離層上及在閘極溝槽中沈積包括一金屬、多晶矽或類似材料之一閘極材料。在任何實施例中，隔離層可沈積至約3 nm至約10 nm之一層厚度。
有利地，本文中所描述之具有雙深度源極及汲極之電晶體、像素及裝置促進電荷載流子在非平面閘極之整個深度周圍移動，因此增加Gm，同時防止鄰近電晶體之間的電流洩漏。
100:影像感測器 102:像素陣列 104:像素 106:控制電路系統 108:讀出電路系統 110:功能邏輯 112:電子裝置 204:像素 214:半導體基板 216a:光電二極體 216b:光電二極體 216c:光電二極體 216d:光電二極體 218a:轉移電晶體 218b:轉移電晶體 218c:轉移電晶體 218d:轉移電晶體 220a:垂直轉移閘極 220b:垂直轉移閘極 220c:垂直轉移閘極 220d:垂直轉移閘極 222:浮動擴散區 224:重設電晶體 226:列選擇電晶體 228a:隔離結構 228b:隔離結構 236:源極 240:汲極 250:源極隨耦器電晶體 304:像素 314:半導體基板 326:列選擇電晶體 328a:通道隔離結構 328b:通道隔離結構 330:表面 336:源極 340:汲極 342:接觸件 350:源極隨耦器電晶體 352:閘極 354a:垂直閘極部分 354b:垂直閘極部分 354c:垂直閘極部分 356:平面閘極部分 358a:閘極溝槽 358b:閘極溝槽 358c:閘極溝槽 360:隔離層 362a:非平面基板結構 362b:非平面基板結構 364a:側壁部分 364b:側壁部分 364c:側壁部分 364d:側壁部分 366:第一摻雜區/淺摻雜區 368:第二摻雜區/深摻雜區 370:第一摻雜區/淺摻雜區 372:第二摻雜區/深摻雜區 374:平面閘極 376:間隔件 378:源極 380:第一通道 382:第二通道 384:電荷載流子路徑 386:源極隔離區 388:汲極隔離區 390:接觸件 404:像素 414:半導體基板 426:列選擇電晶體 430:前表面 436:源極 440:汲極 450:源極隨耦器電晶體 460:隔離層 466:淺摻雜區 468:深摻雜區 470:淺摻雜區 472:深摻雜區 482:通道 486:源極隔離區 488:源極隔離區 504:像素 514:半導體基板 516:光電二極體 526:列選擇電晶體 536:源極 540:汲極 550:源極隨耦器電晶體 552:閘極 560:隔離層 566:淺摻雜區 570:淺摻雜區 578:源極 582:通道 586:通道隔離區 590:通道隔離區 614:半導體基板 636:源極 640:汲極 650:電晶體 652:閘極 654a:垂直閘極部分 654b:垂直閘極部分 654c:垂直閘極部分 656:平面閘極部分 662a:非平面基板結構 662b:非平面基板結構 670:淺摻雜區 672:深摻雜區 674:淺摻雜區 676:深摻雜區 690:汲極接觸件 692:主體部分 694a:指部 694b:指部 700:方法 702:步驟 704:步驟 706:步驟 708:步驟 710:步驟 C1至Cx:行 D1:第一深度 D2:第二深度 D3:第三深度 D T:閘極溝槽深度 L1:長度 L2:長度 P1至Pn:像素 R1至Ry:列 W:寬度
參考附圖描述本發明之非限制性及非窮盡性實施例，其中貫穿各個視圖，類似元件符號指代類似部件，除非另有指定。
圖1係根據本發明之教示之一影像感測器之一實施例之一方塊圖。
圖2展示根據本發明之教示之一像素之一佈局之一實施例。
圖3A展示根據本發明之教示之一像素在一通道長度平面中之一部分之一項實施例之一橫截面。
圖3B展示圖3A之像素在一通道寬度平面中之另一部分之一橫截面。
圖4展示根據本發明之教示之另一像素在一通道長度平面中之一部分之一項實施例之一橫截面。
圖5展示根據本發明之教示之另一像素在一通道長度平面中之一部分之一項實施例之一橫截面。
圖6A展示根據本發明之教示之另一電晶體之一部分之一示意性俯視圖。
圖6B展示圖6A之電晶體之部分之一示意性透視圖。
圖7展示根據本發明之形成電晶體之方法。
204:像素
214:半導體基板
216a:光電二極體
216b:光電二極體
216c:光電二極體
216d:光電二極體
218a:轉移電晶體
218b:轉移電晶體
218c:轉移電晶體
218d:轉移電晶體
220a:垂直轉移閘極
220b:垂直轉移閘極
220c:垂直轉移閘極
220d:垂直轉移閘極
222:浮動擴散區
224:重設電晶體
226:列選擇電晶體
228a:隔離結構
228b:隔離結構
236:源極
240:汲極
250:源極隨耦器電晶體

Claims (25)

  1. 一種形成於一半導體基板中之電晶體，其包括： 一閘極溝槽，其形成於該半導體基板中且延伸至一閘極溝槽深度； 一源極及一汲極，其等形成為該半導體基板中之摻雜區且具有一第一導電類型，其中該源極及該汲極分別沿著該電晶體之一通道長度方向形成於該閘極溝槽之一第一端及一第二端處，其中該源極及該汲極各包括一第一摻雜區及遠離該第一摻雜區延伸之一第二摻雜區，其中該第二摻雜區在該半導體基板中相對於該半導體基板之一表面延伸至比該第一摻雜區更深之一深度； 一隔離層，其安置於該閘極溝槽中；及 一閘極，其安置於該隔離層上且延伸入該閘極溝槽。
  2. 如請求項1之電晶體，其中該第一摻雜區在該半導體基板中形成具有一均勻第一接面深度之一淺接面，且其中第二摻雜區在該半導體基板中形成具有一第二接面深度之一深接面，其中相對於該半導體基板之該表面，該第二接面深度大於該第一接面深度。
  3. 如請求項1之電晶體，其中該閘極溝槽包含複數個閘極溝槽，該等閘極溝槽在該半導體基板中界定在垂直於該電晶體之該通道長度方向之一通道寬度平面中具有複數個側壁部分之至少一個非平面基板結構。
  4. 如請求項3之電晶體，其中該源極及該汲極沿著該通道長度方向形成於該至少一個非平面基板結構之一第一端及一相對第二端處。
  5. 如請求項1之電晶體，其中對於該源極及該汲極之各者，該第二摻雜區延伸入該半導體基板至少至該閘極溝槽深度。
  6. 如請求項1之電晶體，其中對於該源極及該汲極之各者，該第一摻雜區不延伸入該半導體基板至該閘極溝槽深度。
  7. 如請求項3之電晶體，其中該源極及該汲極部分地形成於該至少一個非平面基板結構中，且其中該閘極耦合至該源極至該汲極。
  8. 如請求項7之電晶體，其中該至少一個非平面基板結構形成該源極及該汲極之各者之該第二摻雜區之部分。
  9. 如請求項1之電晶體，其中該源極及該汲極之各者具有一成角形狀。
  10. 如請求項9之電晶體，其中對於該源極及該汲極之各者，該第一摻雜區沿著該通道長度方向遠離該第二摻雜區在一垂直定向上延伸。
  11. 如請求項1之電晶體，其進一步包括一源極隔離區及一汲極隔離區，該源極隔離區及該汲極隔離區形成為該半導體基板中之分別鄰近於該源極及該汲極之該第一摻雜區及該第二摻雜區之摻雜區，其中該源極隔離區及該汲極隔離區具有與該第一導電類型相反之一第二導電類型。
  12. 如請求項11之電晶體，其中該源極隔離區及該汲極隔離區各自該第一摻雜區之一下部延伸入該半導體基板至該第二摻雜區之一下部。
  13. 如請求項11之電晶體，其中該源極隔離區及該汲極隔離區各延伸入該半導體基板至至少該閘極溝槽深度。
  14. 如請求項11之電晶體，其中該源極隔離區及該汲極隔離區比該閘極溝槽深度更深地延伸入該半導體基板。
  15. 如請求項11之電晶體，其中該源極隔離區及該汲極隔離區之各者具有比該半導體基板之一摻雜劑濃度更大之一摻雜劑濃度。
  16. 如請求項1之電晶體，其進一步包括一通道隔離區，該通道隔離區形成為該半導體基板中之一摻雜區且具有與該第一導電類型相反之一第二導電類型，其中該通道隔離區在該源極、該閘極及該汲極下面連續地延伸。
  17. 一種影像感測器，其包括： 如請求項1之電晶體； 一光電二極體，其形成於該半導體基板中； 一浮動擴散區，其耦合至該電晶體之該閘極； 一轉移電晶體，其將該光電二極體耦合至該浮動擴散區，其中該轉移電晶體操作以將影像電荷自該光電二極體轉移至該浮動擴散區，其中該電晶體係一源極隨耦器電晶體。
  18. 如請求項17之影像感測器，其進一步包括一第二電晶體，該第二電晶體具有包含該源極隨耦器電晶體之該源極之該第一摻雜區之一汲極，其中該第二電晶體包括： 一平面閘極，其鄰近於該源極隨耦器電晶體之該源極安置於該半導體基板之該表面上；及 一源極，其沿一通道長度方向在該平面閘極之與該第二電晶體之該汲極相對之一側上安置於該半導體基板中，其中該第二電晶體之該源極自該半導體基板之該表面延伸至與該第二電晶體之該汲極之該第一摻雜區相同之一接面深度。
  19. 如請求項18之影像感測器，其進一步包括： 一源極隔離區及一汲極隔離區，其等形成為該半導體基板中之分別鄰近於該源極隨耦器電晶體之該源極及該汲極之該第一摻雜區及該第二摻雜區之摻雜區，其中該源極隔離區及該汲極隔離區具有與該第一導電類型相反之一第二導電類型；及 一第二通道隔離區，其形成為該半導體基板中之鄰近於該第二電晶體之該汲極之一摻雜區，其中該第二通道隔離區具有該第二導電類型。
  20. 如請求項17之影像感測器，其進一步包括一通道隔離區，該通道隔離區形成為該半導體基板中之一摻雜區且具有與該第一導電類型相反之一第二導電類型，其中該通道隔離區在該源極隨耦器電晶體之該源極、該閘極溝槽及該汲極下面延伸， 其中該光電二極體之一部分在該源極隨耦器電晶體之該源極、該閘極溝槽及該汲極下面延伸， 其中該通道隔離區安置於該光電二極體與該閘極溝槽之間。
  21. 一種在一半導體基板中形成一電晶體之方法，其包括： 提供具有在其中形成至一閘極溝槽深度之一閘極溝槽之該半導體基板； 形成該電晶體之一源極及一汲極，該源極及該汲極各相對於該半導體基板之一表面具有包含一第一接面深度及大於該第一接面深度之一第二接面深度之一雙接面深度； 其中該閘極溝槽深度深於該第一接面深度。
  22. 如請求項21之方法，其中形成該電晶體之該源極及該汲極進一步包括： 藉由使用一第一植入能量、透過一第一遮罩用具有一第一導電類型之一第一摻雜劑在該閘極溝槽之相對端上將該半導體基板摻雜至該第一接面深度，在該半導體基板中形成一第一摻雜區； 藉由使用大於該第一植入能量之一第二植入能量、透過一第二遮罩用該第一摻雜劑將該半導體基板之在該第一摻雜區下面且在該閘極溝槽之相對端上之區摻雜至至少該閘極溝槽深度，在該半導體基板中形成自該對應第一摻雜區延伸之一第二摻雜區。
  23. 如請求項21之方法，其中形成該電晶體之該源極及該汲極包括使用一電漿植入或傾斜植入製程摻雜該閘極溝槽之該等相對端。
  24. 如請求項21之方法，其進一步包括： 藉由用具有與該第一導電類型相反之一第二導電類型之一第二摻雜劑將該半導體基板摻雜至該等第一摻雜區及該等第二摻雜區下面之至少該閘極溝槽深度，形成至少一個隔離區。
  25. 如請求項21之方法，其進一步包括： 在該閘極溝槽中沈積一隔離層；及 在該隔離層上且在該閘極溝槽中沈積一閘極材料。
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