TWI792127B - 具有增加有效通道寬度之電晶體 - Google Patents

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Abstract

本發明揭示一種影像感測器，其包含形成於一基板材料中之一光二極體及耦合至該光二極體之一電晶體。該電晶體具有形成於該基板材料中之一溝槽結構、安置於該基板材料上之一隔離層及安置於該隔離層上且延伸至該溝槽結構中之一閘極。該溝槽結構在一通道寬度平面中具有一多邊形橫截面，該多邊形橫截面界定該基板材料之至少四個側壁部分，此促成在該通道寬度平面中量測之一有效通道寬度，其比該電晶體之一平面通道寬度寬。

Description

具有增加有效通道寬度之電晶體
本發明大體上係關於影像感測器，且特定言之但非排他地，本發明係關於用於影像感測器之源極隨耦器及重設電晶體及製造影像感測器之源極隨耦器電晶體及列選擇電晶體之方法。
影像感測器已變得無處不在。其廣泛用於數位靜態攝影機、蜂窩式電話、安全攝影機及醫療、汽車及其他應用中。用於製造影像感測器之技術繼續飛速發展。例如，高解析度及低功率消耗之要求已促使進一步小型化且整合此等裝置。此等趨勢亦已促進增加像素計數。
在影像感測器中，隨著像素計數增加，位元線設定時間亦歸因於較高之位元線負載而增加。為維持一高圖框率操作，影像感測器源極隨耦器電晶體之轉導(Gm)可由縮短源極隨耦器通道之一長度及/或由增加源極隨耦器通道之一寬度而增加。類似地，影像感測器列選擇電晶體之轉導(Gm)可由縮短列選擇通道之一長度及/或由增加列選擇通道之一寬度而增加。然而，縮短源極隨耦器通道長度及/或列選擇通道長度可導致有害效應，例如短通道效應及非所要雜訊(例如隨機電報信號(RTS))。加寬源極隨耦器通道寬度及/或列選擇通道寬度可導致像素大小之非所要增 大。
100:影像感測器
102:像素陣列
104:像素
106:控制電路系統
108:讀出電路系統
110:功能邏輯
200:像素
202:光二極體
204:轉移閘極
206:浮動擴散
208:重設電晶體
210:源極隨耦器電晶體
212:列選擇電晶體
300:電晶體
302:通道寬度平面
304:基板材料
306:光二極體
308:溝槽結構
310:側壁部分
312:隔離層
314:閘極
316:背面
318:正面
320:平面通道寬度
322:隔離植入物
324:間隔件
326:接觸插塞
328:接觸墊
330:介電層
500:電路
502:通道長度平面
504:基板材料
506:源極隨耦器電晶體
508:溝槽結構
510:側壁部分
512:隔離層
514:閘極
516:背面
518:正供應電壓
520:負供應電壓
522:接地
524:間隔件
526:列選擇電晶體
528:溝槽結構
530:介電層
534:閘極
536:植入物
700:電晶體
702:通道寬度平面
704:基板材料
706:光二極體
708:溝槽結構
710:側壁部分
712:隔離層
714:閘極
716:背面
722:隔離層
724:間隔件
726:接觸插塞
728:接觸墊
730:介電層
732:凹槽
734:遮罩
736:閘極區域
1100:代表性方法
1102:步驟
1104:步驟
1106:步驟
1108:步驟
1110:步驟
1112:步驟
1114:步驟
A:第一深度
B:第二深度
C1至Cx:行
d1至d5:側壁尺寸
P1至Pn:像素
R1至Ry:列
α:角度
參考以下圖描述本發明之非限制性及非詳盡性實施例，其中相同元件符號係指所有各種視圖中之相同部分，除非另有指定。
圖1係繪示具有一像素陣列之一代表性影像感測器之一圖式。
圖2繪示根據本發明之教示之一實例像素。
圖3繪示根據本發明之教示之一代表性電晶體之在一通道寬度平面中取得之一實例橫截面圖。
圖4繪示圖3之代表性電晶體之一部分橫截面圖。
圖5繪示具有根據本發明之教示形成之複數個電晶體之一代表性電路之一部分之在一通道長度平面中取得之一實例橫截面圖。
圖6繪示圖3之代表性電路之一部分橫截面圖。
圖7至圖10繪示根據本發明之教示之製造一代表性電晶體之一代表性方法。
圖11繪示根據本發明之教示之製造兩個代表性電晶體之一方法之一代表性流程圖。
本發明係針對用於影像感測器之電晶體，例如源極隨耦器電晶體及列選擇電晶體。為促進理解，本發明描述互補金屬氧化物半導體(「CMOS」)影像感測器之背景內容中之此等電晶體。然而，應瞭解，本發明不應受限於用於CMOS影像感測器之電晶體，而是可應用於非CMOS 影像感測器。在以下描述中，闡述諸多具體細節以提供實例之一透徹理解。然而，熟習相關技術者將認識到，本文中所描述之技術可在無一或多個具體細節之情況下或使用其他方法、組件、材料等等實踐。在其他例項中，未詳細展示或描述熟知結構、材料或操作以避免混淆某些態樣。
貫穿本說明書之關於「一實施例」或「一些實施例」之參考意謂結合實施例描述之一特定特徵、結構或特性包含於本發明之至少一實施例中。因此，貫穿本說明書出現於各種位置之片語「在一些實施例中」或「在一實施例中」未必全部係指相同實施例。此外，實施例之特定特徵、結構或特性可在一或多個實例中依任何適合方式組合。
在本發明中，術語「半導體基板」或「基板」係指用於在其上形成半導體裝置之任何類型之基板，包含單晶基板、絕緣體上半導體(SOI)基板、摻雜矽塊體基板及半導體上磊晶膜(EPI)基板及其類似者。此外，儘管將主要相對於與基於矽之半導體材料(例如矽及矽與鍺及/或碳之合金)相容之材料及程序來描述各種實施例，但本發明不受限於此。確切而言，可使用任何類型之半導體材料實施各種實施例。
本發明係關於相對於不同實施例(包含設備及方法)之若干術語。具有相同名稱之術語相對於不同實施例具有相同含義，除非明確說明。類似地，本發明利用若干技術術語。此等術語具有其等在其等所出自之領域中之一般含義，除非在本文中明確界定或其等使用之內文將另有清楚說明。應注意，元件名稱及符號(例如Si對矽)可互換用於整個本發明中；然而，二者具有相同含義。
圖1係繪示具有像素104之一像素陣列102之一代表性影像感測器100之一實例之一圖式。如所展示，像素陣列102耦合至一控制電 路系統106及一讀出電路系統108，讀出電路系統108耦合至一功能邏輯110。
像素陣列102係像素104(例如像素P1、P2、…、Pn)之一二維(「2D」)陣列。在一實施例中，各像素104係一互補金屬氧化物半導體(「CMOS」)成像像素。像素陣列102可實施為一正面照明影像感測器陣列或一背面照明影像感測器陣列。在一些實施例中，像素104包含一或多個電晶體，如下文將描繪。如所繪示，像素104經配置於列(例如列R1至Ry)及行(例如行C1至Cx)中以獲取一人員、位置或物體之影像資料，其可接著用於再現人員、位置或物體之一2D影像。
在一些實施例中，在一像素104已獲取其影像資料或影像電荷之後，影像資料由讀出電路系統108讀出且轉移至功能邏輯110。讀出電路系統108可包含放大電路系統，例如一差動放大器電路系統、類比轉數位(「ADC」)轉換電路系統或其他。在一些實施例中，讀出電路系統108可沿讀出行線一次讀出一列影像資料(所繪示)或可使用各種其他技術(未繪示)(諸如串列讀出所有像素或同時全部並行讀出所有像素)讀出影像資料。
功能邏輯110包含用於儲存影像資料或甚至藉由應用影像後效應(例如剪裁、旋轉、移除紅眼、調整亮度、調整對比度或其他)來操控影像資料之邏輯及記憶體。
控制電路系統106耦合至像素104，且包含用於控制像素104之操作特性之邏輯及記憶體。例如，控制電路系統106可產生用於控制影像獲取之一快門信號。在一些實施例中，快門信號係用於同時啟用所有像素104以在一單一獲取窗期間同時擷取其各自影像資料之一全域快門 信號。在一些實施例中，快門信號係一滾動快門信號，藉此在連續獲取窗期間循序啟用像素104之各列、行或群組。
圖2示意性地展示根據本發明之教示形成之一代表性像素200之一實例。像素200可用於一影像感測器(諸如圖1之影像感測器100)中。像素200具有複數個光二極體202、將電荷自光二極體202轉移至複數個浮動擴散206之一者之複數個轉移閘極204(轉移電晶體)、一重設電晶體208、一源極隨耦器電晶體210及一列選擇電晶體212。
光二極體202中之各者經組態以回應於在影像感測器之一整合週期期間接收之入射光而產生及累積電荷。例如，在影像感測器之整合週期期間，累積於光二極體202之一電荷累積區域(例如轉移電晶體之源極)中之電荷(例如光電子)可取決於施加至各自轉移電晶體之轉移閘極204之電壓來選擇性轉移至相關聯浮動擴散206(例如轉移電晶體之汲極)。在一些實施例中，光二極體202具有一釘紮光二極體組態。
重設電晶體208耦合於一電源線與浮動擴散206之間，且經組態以在一重設週期期間於重設閘極處所接收之一重設信號之控制下重設(例如將耦合浮動擴散206放電或充電至一預設電壓，例如一供應電壓VDD)。在實施例中，重設電晶體208透過對應轉移電晶體進一步耦合至各自光二極體202以在重設週期期間將各自光二極體202選擇性重設為預設電壓。浮動擴散206耦合至源極隨耦器電晶體210之一源極隨耦器閘極。源極隨耦器電晶體210耦合於電源線與列選擇電晶體212之間。源極隨耦器電晶體210操作以基於所接收之浮動擴散206之電壓調變影像信號輸出，其中影像信號對應於在耦合光二極體之閘極處之整合週期期間在耦合光二極體之電荷累積區域中累積之光電子量。列選擇電晶體212在一列選 擇信號之控制下，將源極隨耦器電晶體210之輸出(例如影像信號)選擇性耦合至讀出行線。
在操作中，在影像感測器之整合週期(亦指稱一曝光或一累積週期)期間，光二極體202吸收各自電荷累積區域上之入射光。在一光二極體202之電荷累積區域中累積之光生電荷指示所累積之電荷上之入射光之量。在整合週期之後，在轉移閘極204處接收一轉移信號(例如一正偏壓電壓)之後，轉移電晶體將光生電荷自耦合光二極體202轉移至各自浮動擴散206。源極隨耦器電晶體210基於由耦合浮動擴散206輸出之電壓產生影像信號。耦合至源極隨耦器電晶體210之列選擇電晶體212接著將信號選擇性讀出至一行位元線上以用於隨後影像處理。
在一些實施例中，像素200包含本文中未詳細描述之額外元件，諸如一或多個額外光二極體、電晶體、浮動擴散等等。本發明大體上係關於源極隨耦器電晶體及列選擇電晶體，諸如分別為源極隨耦器電晶體210及列選擇電晶體212。例如，本發明提供源極隨耦器電晶體及列選擇電晶體，各具有一有效通道寬度。然而，熟習技術者應瞭解，本發明不受限於源極隨耦器電晶體及列選擇電晶體。確切而言，本發明之教示(例如如下文將描述之具有一多邊形橫截面之一溝槽結構)可用於增加其他電晶體(例如其中期望較高轉導但不期望較大像素大小之電晶體)之一有效通道寬度。
圖3展示根據本發明形成之一電晶體300之一代表性實例之一橫截面。在一些實施例中，電晶體300係一源極隨耦器電晶體、一列選擇電晶體或另一電晶體。影像感測器(例如圖1之影像感測器100)及/或像素(例如圖2之像素200)可包含電晶體300之一或多者，例如作為一共同電 路之部分形成之一源極隨耦器電晶體及一列選擇電晶體，根據下文將描述之結構及方法形成一或兩個電晶體。在具有根據本發明形成之一個以上電晶體之此等實施例中，一電晶體之一或多個特性(例如一多邊形橫截面、一側壁尺寸及其類似者)可不同於另一電晶體之一對應特性。
為引導讀者，圖3展示其中電子在一源極與一汲極之間流動通過(例如進/出頁面)之一電子通道之一橫截面。圖3之截面切割垂直於電流流動方向取得，即在一通道寬度平面302中取得。藉由比較，一通道長度平面定向於進/出頁面，即，垂直於通道寬度平面302。
電晶體300形成於一基板材料304中，且可操作地耦合至亦形成於基板材料304中之複數個光二極體306。電晶體300包含形成於基板材料304中且在通道寬度平面302中具有一多邊形橫截面之一溝槽結構308(在本實施例中，一菱形溝槽結構)。多邊形橫截面界定基板材料304之諸多側壁部分310。一隔離層312安置於基板材料304上，使得其延伸至溝槽結構308中且相鄰於各側壁部分310安置。一閘極314安置於隔離層312上且亦延伸至溝槽結構308中。在一些實施例中，隔離層312指稱一閘極氧化物層。如下文將詳細描述，此電晶體之電子通道穿過側壁部分310，使得有效通道寬度相對於一平面通道寬度320增加。
在進一步描述本發明之結構及方法之前，闡明相關術語係有幫助的。本發明中討論電子通道之若干量測：一平面通道寬度、一有效通道寬度及一通道長度。仍參考圖3，平面通道寬度320一般對應於如在通道寬度平面302中量測之閘極314之一線性寬度。藉由比較，「有效通道寬度」一般係指在通道寬度平面302中取得之一非線性量測，其對應於電流流動通過之基板材料304之部分。例如，電晶體300經組態使得電流 流動通過相鄰於溝槽結構308之基板材料304之各側壁部分310。因此，電晶體300之有效通道寬度至少係在通道寬度平面302中量測之個別側壁部分310之側壁尺寸(例如最長側壁尺寸)之和。本發明之電晶體300一般具有超過平面通道寬度之一有效通道寬度。作為另一比較，「通道長度」一般對應於閘極314之一線性長度，如在垂直於通道寬度平面302之一通道長度平面中量測(例如，如圖5中所展示)。
仍參考圖3，基板材料304係一半導體基板(諸如矽基板)、一摻雜矽基板(諸如n型摻雜矽基板或p型摻雜基板)、一絕緣體上矽基板或其類似者。在圖3中，展示基板材料304之一p型井部分。基板材料304具有一背面316及一對置正面318。在圖3中，電晶體300係一影像感測器(例如圖1之影像感測器100)之部分且光二極體306經組態以透過背面316接收入射光，且因此背面316可指稱一照明面，且正面318可指稱一非照明面。
光二極體306將入射光轉換為電荷。如本文中所使用，各光二極體306(例如藉由在正面318上進行離子植入)形成於基板材料304中。在一些實施例中，光二極體306係形成於一p型矽基板材料304中之n型光二極體。在一些實施例中，極性可反轉；例如，光二極體306係形成於一n型矽基板材料304中之p型光二極體。一些實施例包含一單一光二極體306而非複數個光二極體306。在具有複數個光二極體306之一些實施例中，至少兩個光二極體306具有不同全井容量、像素大小及/或曝光面積。
溝槽結構308形成於基板材料304中，且具有有利地增加電晶體300之電子通道之有效通道寬度而不過度地增加平面通道寬度320之特性。例如，在圖3中，溝槽結構308在通道寬度平面302中具有一菱形多 邊形橫截面，其在基板材料304中產生若干側壁部分310。在諸如圖3之一些實施例中，多邊形橫截面形成至少四個側壁部分310或至少五個側壁部分310。在圖3中，多邊形橫截面具有一5邊菱形形狀，使得若干側壁部分310各相對於基板材料304之背面316或正面318呈對角。除對角側壁部分310之外，溝槽結構308亦形成與背面316或正面318近似平行之一底部側壁部分310。在一些實施例中，對角側壁部分310及底部側壁部分310係用於形成溝槽結構308之至少部分之一各向同性程序(例如一濕式蝕刻程序)之一結果。例如，在一些實施例中，側壁部分310之一或多者(例如側壁部分310之兩個或更多個)相對於基板材料304之背面316或正面318形成介於約40度至約60度之間(例如約54度)之一角度α。儘管圖3之溝槽結構308具有一5邊菱形形狀，但在一些實施例中，溝槽結構308具有一不同多邊形橫截面，例如，無圖3之底部側壁部分310之一4邊菱形形狀、一倒梯形形狀或一三角形形狀。在圖3中，各側壁部分310係線性的；然而，在一些實施例中，一或多個側壁部分310係非線性的。
參考圖4，各側壁部分310在通道寬度平面302中具有一側壁尺寸，例如d1、d2、d3、d4及d5。各側壁部分310之側壁尺寸可為通道寬度平面302中側壁部分之最長尺寸，其可對應於在通道寬度平面302中量測之側壁部分310之一長度。如下文將描述，電子通道之有效通道寬度係個別側壁尺寸之一函數。一般而言，增加側壁尺寸促成一增加有效通道寬度，其他條件相同。在諸如圖4之一些實施例中，d1約等於d2，且d3約等於d4。在一些實施例中，d1、d2、d3及d4約相等。在一些實施例中，d1、d2、d3、d4及d5全部不同。在一些實施例中，d1及d4等於約0.100um至約0.200um，例如約0.150um。在一些實施例中，d3及d4等於約 0.050um至約0.100um，例如約0.070um。在一些實施例中，d5等於約0.030um至約0.050um，例如約0.040um。
仍參考圖4，溝槽結構308延伸至基板材料304中之一第一深度A。在一些實施例中，第一深度A係約0.150um至約0.200um，例如約0.180um。在具有一菱形多邊形橫截面之實施例中(諸如在圖4中)，溝槽結構308亦由一第二深度B界定，該第二深度B係兩個相鄰對角側壁部分310相交之深度。在一些實施例中，第二深度B係約0.030um至約0.100um。在一些實施例中，第二深度B對應於在形成溝槽結構308之前的一製造方法(例如由一各向異性程序)期間形成於基板材料304中之一凹槽之一深度。
再次參考圖3，隔離層312至少部分地由一介電材料形成，諸如氧化物或高k材料(例如具有大於約3.9之一介電常數之一材料(例如Al2O3或HfO2))。在一些實施例中，隔離層312具有約0.005um至約0.10um之一厚度，例如約0.01um至約0.05um。在一些實施例中，隔離層312由兩個或更多個製造步驟形成，但形成一實質上連續層。
閘極314安置於隔離層312上，使得其填充形成於基板材料304中之溝槽結構308。因此，閘極314在隔離層312之一對置側上與各側壁部分310介接。閘極314至少部分地由一導電材料(諸如一多晶矽、一金屬或其他導電材料)形成。在一實施例中，針對一N通道電晶體，閘極314由N型摻雜多晶矽形成。在一實施例中，針對一P通道電晶體，閘極314由P型摻雜多晶矽形成。閘極314包含相鄰於基板材料304之正面318形成之一平面部分及延伸至溝槽結構308中之一溝槽部分。
隔離植入物322係基板材料304之可選摻雜部分，其將電子 通道與光二極體306隔離。例如，隔離植入物322安置於溝槽結構308之對置側上之基板材料304中，使得隔離植入物322安置於溝槽結構308與光二極體306之間。一些實施例具有一單一隔離植入物322，例如耦合至一單一光二極體306之一電晶體300。隔離植入物322之組合物可在不同實施例之間變動。例如，在安置於一n型基板材料304中或安置於n型光二極體306之間的一電晶體300中，隔離植入物322可各為與基板材料304具有相同導電類型之一隔離植入物，例如一p型隔離植入物(諸如一高濃度p型隔離植入物)。在其中電晶體300安置於一n型基板材料304中之一些實施例中，隔離植入物322可各為一n型隔離植入物。在一些實施例中，隔離植入物322包含安置於隔離層312與光二極體306之間的基板材料304中之一高濃度釘紮層。
可選間隔件324安置於閘極314周圍，例如依改良電晶體300之電流及電壓參數之一組態。在一些實施例中，間隔件324實質上包圍閘極314。在一些實施例中，間隔件324由類似於隔離層312之一介電材料形成。間隔件324可為由氧化物、氮化物或其等一組合形成之單層或多層堆疊結構。
可選接觸插塞326及接觸墊328(例如)透過金屬互連結構將電晶體300電連接至一電壓源。在其中電晶體300係一源極隨耦器電晶體之一些實施例中，接觸插塞326及接觸墊328將電晶體300電連接至一浮動擴散(例如圖2之浮動擴散206)。在其中電晶體300係一列選擇電晶體之一些實施例中，可能不存在連接至閘極314之一接觸插塞326或接觸墊328。此外，至少一可選介電層330(例如一層間介電)進一步使電晶體300與像素之周圍元件及像素安置其中之影像感測器絕緣。介電層330由與隔離層 312之介電材料類似或相同之一介電材料(例如氧化矽)形成。
在使用中，上述結構產生一電晶體300，其具有作為多邊形溝槽結構308之側壁部分310之側壁尺寸之一函數之一有效通道寬度。即，有效通道寬度至少與側壁部分310之個別側壁尺寸之總和一樣大。有利地，有效通道寬度可寬於平面通道寬度320，其在無更大像素大小之情況下實現更大Gm。在圖4中，有效通道寬度至少與d1+d2+d3+d4+d5一樣寬，其寬於平面通道寬度320。在圖3及圖4中所展示之結構之一實例中，d1=d2=約0.150um，d3=d4=約0.070um，且d5=約0.040um，導致至少約0.480um之一有效通道寬度。給定約0.200um之一平面通道寬度320，此係有效通道寬度比平面通道寬度增加2.4倍，而像素寬度未對應增加。在其中溝槽結構308不具有一底部側壁部分310之一些實施例中，有效通道寬度至少約為d1+d2+d3+d4。在諸如圖3之電晶體300之一些實施例中，電子通道穿過各側壁部分310之一整體。在一些實施例中，電子通道穿過一些側壁部分310之一整體，但僅穿過其他側壁部分310之一部分。在一些實施例中，電子通道穿過各側壁部分310之至少部分。在一些實施例中，利用選擇性植入至基板材料304中以達成此等變動。
圖5展示根據本發明之教示形成之一電路500之一代表性部分之一實例之一橫截面。影像感測器(例如圖1之影像感測器100)及/或像素(例如圖2之像素200)可包含電路500之經繪示部分。圖5展示沿垂直於一通道寬度平面(諸如圖3之通道寬度平面302)之一通道長度平面502之電路500。
電路500具有一第一電晶體及一第二電晶體，其兩者具有類似於圖3之電晶體300之一構造。第一電晶體及第二電晶體經組態以與 彼此電通信且與複數個電壓源電通信，其係經由(via)形成於一基板材料504(例如矽基板材料)中之複數個植入物536來進行電通信。在一些實施例中，第一電晶體及第二電晶體具有一共同有效通道寬度。在一些實施例中，第一電晶體及第二電晶體具有不同有效通道寬度。
在一些實施例中，圖5之第一電晶體係一源極隨耦器電晶體506且第二電晶體係一列選擇電晶體526，其兩者根據本發明之教示形成。在一些實施例中，第一電晶體及/或第二電晶體係不同電晶體，例如一影像感測器之一重設電晶體或另一電晶體。一正供應電壓518、一負供應電壓520及一接地522經由對應接觸墊及接觸插塞可操作地連接至電路500。在具有電晶體之一不同選擇及/或配置之實施例中，電路500可具有額外、較少及/或不同電壓源。在一些實施例中，植入物536係形成於一p型矽基板材料504中(例如形成於基板材料504之一p型井中)之n型植入物(例如高濃度n型植入物)，以形成用於第一電晶體及第二電晶體之源極及汲極區域。在一些實施例中，極性可反轉；例如植入物536係形成於一n型基板材料504中之p型植入物。
圖6展示根據本發明之教示形成之一電路500之一代表性部分之另一實例之一橫截面。源極隨耦器電晶體506具有類似於圖3之電晶體300之一構造。即，源極隨耦器電晶體506形成於基板材料504中，且可操作地耦合至複數個光二極體，該等光二極體亦形成於基板材料504中，但歸因於其等位於一不同平面中而未展示於圖5中。源極隨耦器電晶體506包含形成於基板材料504中且在通道長度平面502中具有一多邊形橫截面之一溝槽結構508，多邊形橫截面界定相對於圖6所描述之基板材料504之諸多側壁部分。因為源極隨耦器電晶體506具有類似於圖3之電晶體300 之一構造，所以溝槽結構508在通道寬度平面中亦具有一多邊形橫截面，其在圖5中未展示。一隔離層512安置於基板材料504上，使得其延伸至溝槽結構508中且相鄰於各側壁部分安置。一閘極514安置於隔離層512上且延伸至溝槽結構508中。可選間隔件524安置於閘極514周圍以進一步改良電晶體效能。
列選擇電晶體526亦具有類似於圖3之電晶體300之一構造，且形成於基板材料504中與源極隨耦器電晶體506電通信。特定而言，列選擇電晶體526包含形成於基板材料504中且在通道長度平面502中具有一多邊形橫截面之一溝槽結構508，多邊形橫截面界定相對於圖6所描述之基板材料504之諸多側壁部分。因為列選擇電晶體526具有類似於圖3之電晶體300之一構造，所以溝槽結構528在通道寬度平面中亦具有一多邊形橫截面，其在圖5中未展示。安置於基板材料504上之隔離層512亦延伸至溝槽結構528中且相鄰於各側壁部分安置。一閘極534安置於隔離層512上且延伸至溝槽結構528中。可選間隔件524安置於閘極514周圍以進一步改良效能。
一可選介電層530(例如一層間介電)安置於閘極514及閘極534上方，其係以使源極隨耦器電晶體506及列選擇電晶體526與電路500之周圍元件絕緣之一組態進行安置。
如圖5及圖6中所展示，溝槽結構508及溝槽結構528兩者在通道長度平面502中具有一多邊形橫截面。如上文所提及，溝槽結構508及溝槽結構528兩者在通道寬度平面中亦具有一多邊形橫截面。類似於圖3之溝槽結構308，溝槽結構508及溝槽結構528之通道長度平面502中之多邊形橫截面分別在接近閘極514及閘極534之基板材料504中產生若干側壁 部分510。源極隨耦器電晶體506及列選擇電晶體526之各者之電子通道穿過此等側壁部分510。
在圖5及圖6中，溝槽結構508及溝槽結構528具有類似多邊形橫截面，但尺寸不同。即，兩個多邊形橫截面形成至少四個側壁部分510或至少五個側壁部分510。此外，兩個多邊形橫截面具有一5邊菱形形狀，各具有相對於基板材料504之一背面516呈對角之若干側壁部分510及與背面516近似平行之一底部側壁部分510。在一些實施例中，溝槽結構508及溝槽結構528具有相同多邊形橫截面形狀及相同尺寸。在一些實施例中，溝槽結構508及溝槽結構528之一或兩者具有不同於圖5及圖6中所展示之側壁尺寸或比例之側壁部分。在一些實施例中，源極隨耦器電晶體506及列選擇電晶體526具有一共同有效通道寬度。在一些實施例中，源極隨耦器電晶體506及列選擇電晶體526具有不同有效通道寬度。例如，在一些實施例中，列選擇電晶體526具有小於源極隨耦器電晶體506之一有效通道寬度。
在一些實施例中，對角側壁部分510源自用於形成溝槽結構508及溝槽結構528之至少部分之一各向同性程序(例如一濕式蝕刻程序)。在一些實施例中，利用一相同各向同性程序來形成溝槽結構508及溝槽結構528之至少部分。在此等實施例中，溝槽結構508及溝槽結構528之側壁部分510之一或多者(例如各溝槽結構508及溝槽結構528之兩個或更多個側壁部分)相對於背面516形成約40度至約60度之間(例如約54度)的一共同角度α(例如圖3中所展示之角度α)。在一些實施例中，溝槽結構508及/或溝槽結構528具有一不同多邊形橫截面，例如無一底部側壁部分510之一4邊菱形。
鑑於側壁部分510促成增加有效通道寬度(如圖3中所展示)，然而源極隨耦器電晶體506及列選擇電晶體526之各者之通道長度保持不受多邊形橫截面影響，因為電子一般平行於通道長度平面502移動。因此，源極隨耦器電晶體506及列選擇電晶體526具有分別對應於閘極514及閘極534之一平面長度之一通道長度。此特性組合(即，增加有效通道寬度及有限通道長度)有利地促成增加Gm，而不會增加非所要短通道效應或RTS之可能性。
圖7至圖10繪示根據本發明之教示之製造用於一影像感測器及/或一像素之一電晶體700之一代表性方法之一實例。相對於此代表性方法所利用之術語及具有用於描述圖1至圖6之代表性影像感測器、像素及電晶體之結構術語之共同名稱之術語與此等術語具有共同含義。在一些實施例中，圖7至圖10之方法用於形成一源極隨耦器電晶體及/或一列選擇電晶體。在一些實施例中，在一源極隨耦器電晶體之一第一例項中且在一列選擇電晶體之一第二例項中(在與第一例項相同或實質上相同之一時間)執行下文各步驟，以在一共同基板材料上形成兩個電晶體。因此，圖7至圖10之方法可在一源極隨耦器電晶體之一第一例項中執行，且實質上與第一例項同時在一列選擇電晶體之一第二例項中執行。代表性方法可包含，或可經修改以包含一或多個步驟以根據上文提供之此等元件之描述賦予結構元件一或多個性質(例如尺寸)。
參考圖7(在一通道寬度平面702中取得)，提供一基板材料704。一或多個光二極體706形成於基板材料704中，且一隔離層712形成於基板材料704上(例如形成於基板材料704之一正面上)。一凹槽732形成於基板材料704中，例如至約0.030um至約0.100um之一深度B。在一些 實施例中，一各向異性程序(諸如一乾式蝕刻程序)用於形成凹槽732。凹槽732在通道寬度平面702中延伸，且亦在一源極與一汲極之間的一通道長度方向上延伸。在一些實施例中，方法包含使用一遮罩734來界定一閘極區域，即，在一平面通道寬度方向及一通道長度方向上之凹槽732之尺寸。一微影程序或類似程序可用於形成遮罩734。在形成凹槽732之後，移除遮罩734。
參考圖8，藉由使用一各向同性程序(例如利用NH4OH、四甲基氫氧化銨或類似蝕刻劑之一濕式蝕刻程序)將凹槽732自深度B加深至一深度A而在基板材料704中形成一溝槽結構708。在一些實施例中，深度A係約0.150um至約0.200um。各向同性程序在諸多方向上自基板材料704移除材料，藉此引起溝槽結構708在通道寬度平面702中增大，使得其形成一多邊形橫截面。在一些實施例中，各向同性程序依相對於基板材料704之一背面716之約40度至約60度或另一角度α(例如54度)自基板材料704移除材料。作為各向同性程序之結果，溝槽結構708在通道寬度平面702中具有一多邊形橫截面，例如圖8中所展示之5邊菱形。此外，各向同性程序在溝槽結構708中形成複數個側壁部分710，此賦予溝槽結構708一相對較大之有效通道寬度。在一些實施例中，各向同性程序作為時間之一函數被控制，(例如)以達成具有期望邊側壁部分尺寸之一多邊形橫截面。在一些實施例中，濕式蝕刻程序包含控制通道寬度平面702中之一蝕刻速率比。在形成溝槽結構708之後，可使用一或多個植入物植入基板材料704，(例如)以使電子通道與相鄰光二極體絕緣。在一些實施例中，使用一P型植入物(例如一PW植入物)植入基板材料704。
參考圖9，在形成溝槽結構708之後，隔離層712之一閘極 部分形成於基板材料704上，使得其延伸至溝槽結構708中且相鄰於各側壁部分710安置。隔離層712之閘極部分可由與隔離層712相同或相似之一材料形成，且在基板材料704上形成一連續隔離層712。在形成隔離層712之後，藉由在隔離層712上沈積一導電材料(例如多晶矽、金屬或其類似者)，填充溝槽結構708及覆蓋對應於一閘極區域736之基板材料704之至少一部分而在隔離層712上形成一閘極714。閘極714包含在相鄰於基板材料704之一表面之隔離層712上形成之一平面部分及延伸至溝槽結構708中之一溝槽部分。
參考圖10，閘極714經重新塑形且重新定大小至其最終組態，例如使用一微影程序來移除閘極714之過剩材料，使得閘極714佔據閘極區域736。一間隔件724視情況由微影及介電材料沈積程序在閘極714之對置側或周圍形成。在一些實施例中(例如當電晶體700係一源極隨耦器電晶體時)，形成一接觸插塞726及一接觸墊728，(例如)以將電晶體700電連接至一電壓源。諸如一層間介電之一介電層730視情況安置於閘極714上方，(例如)以使電晶體700與像素之周圍元件及像素安置於其中之影像感測器絕緣。一可選隔離層722可形成以隔離電子通道與電晶體700之其他元件。
圖11係一代表性方法1100之一流程圖，該方法總結如應用於在一共同基板材料上同時形成一列選擇電晶體及一源極隨耦器電晶體之圖7至圖10之方法。在所繪示之方法中，相對於列選擇電晶體執行之一步驟與相對於源極隨耦器電晶體之一對應步驟實質上同時執行(即，由相同基本過程，而不對過程步驟、方法等等進行顯著改變)。儘管以下描述係關於若干離散步驟，但所描述之動作可在一較多或較少步驟內執行。
在步驟1102，提供一源極隨耦器電晶體及一列選擇電晶體兩者共同之一基板材料，且一隔離層形成於基板材料上。
在步驟1104，在基板材料上方界定分別對應於列選擇電晶體及源極隨耦器電晶體之一第一閘極區域及一第二閘極區域。由一微影程序(或類似程序)形成之一遮罩可用於界定可具有相同或不同尺寸之第一閘極區域及第二閘極區域。
在步驟1106，諸如使用一各向異性程序在對應於第一閘極區域之基板材料中形成一第一凹槽。第一凹槽形成至一第一深度B。一第二凹槽亦形成於對應於第二閘極區域之基板材料中。第二凹槽形成至一第一深度B'。第一深度B及B'可相同或不同。
在步驟1108，一第一溝槽結構(對應於列選擇電晶體)藉由使用一各向同性程序(諸如，一濕式蝕刻程序)加深第一凹槽而在基板材料中形成至一第二深度A。一第二溝槽結構(對應於源極隨耦器電晶體)由將第二凹槽加深至一第二深度A'而在基板材料中形成。第二深度A及A'可相同或不同。
在步驟1110，形成隔離層之一第一閘極部分及隔離層之一第二閘極部分，使得其等分別延伸至第一溝槽結構及第二溝槽結構中。隔離層之閘極部分與步驟1102之先前形成之隔離層形成一連續隔離層。
在步驟1112，一第一閘極形成於第一溝槽結構中，且一第二閘極形成於第二溝槽結構中。第一閘極及第二閘極之各者具有形成於基板材料704之表面上之一平面部分及分別延伸至第一溝槽結構及第二溝槽結構中之一溝槽部分。
在可選步驟1114，一第一間隔件形成於對置側上或第一閘 極周圍。同樣地，一可選第二間隔件可形成於對置側上或第二閘極周圍。在一些實施例中，方法包含形成一第一間隔件，而非形成一第二間隔件，或反之亦然。在一些實施例中，方法不包含形成第一間隔件或第二間隔件。在一些實施例中，相對於對應於源極隨耦器電晶體之第二閘極形成一接觸插塞及一接觸墊(或其他接觸結構)。一可選介電層(例如一層間介電)安置於第一閘極及第二閘極上方。
因此，本發明提供電晶體，其具有相對於一平面通道寬度增加之有效通道寬度，而不增加通道長度，此在不增加隨機電報信號、短通道效應及其他有害特性之可能性之情況下實現較高Gm。本文中所提供之電晶體在不增加像素大小之情況下亦實現較高Gm。
本發明所繪示之實例之以上描述(包含[中文]中所描述之內容)不意欲係詳盡的或將本發明限制於所揭示之精確形式。儘管為了繪示而在本文中描述本發明之特定實例，但如熟習相關技術者將認識到，各種修改可在本發明之範疇內。
鑑於以上詳細描述，可對本發明進行此等修改。用於以下申請專利範圍中之術語不應被解釋為將本發明限制於本說明書中所揭示之特定實例。確切而言，本發明之範疇完全由以下申請專利範圍判定，申請專利範圍將根據請求項解譯之既定準則進行解釋。
300:電晶體
302:通道寬度平面
304:基板材料
306:光二極體
308:溝槽結構
310:側壁部分
312:隔離層
314:閘極
316:背面
318:正面
320:平面通道寬度
322:隔離植入物
324:間隔件
326:接觸插塞
328:接觸墊
330:介電層
α:角度

Claims (24)

  1. 一種影像感測器，其包括：一光二極體，其形成於一基板材料中；一浮動擴散，其形成於該基板材料中；一轉移閘極，其將該光二極體耦合至該浮動擴散；及一電晶體，其耦合至該浮動擴散，該電晶體包括：一溝槽結構，其形成於該基板材料中且在一通道寬度平面中具有一多邊形橫截面，該多邊形橫截面界定該基板材料之至少四個側壁部分；一隔離層，其安置於該基板材料上，使得該隔離層相鄰於該溝槽結構之各側壁部分安置；及一閘極，其安置於該隔離層上且延伸至該溝槽結構中，其中該電晶體具有在該通道寬度平面中量測之一有效通道寬度，該有效通道寬度寬於該電晶體之一平面通道寬度，其中該閘極耦合至該浮動擴散。
  2. 如請求項1之影像感測器，其中各側壁部分具有在該通道寬度平面中量測之一側壁尺寸，且該有效通道寬度至少等於各側壁部分之該側壁尺寸之和。
  3. 如請求項2之影像感測器，其中該至少四個側壁部分之兩者具有一相同第一側壁尺寸，且其中該至少四個側壁部分之其他兩者具有一相同第二 側壁尺寸。
  4. 如請求項1之影像感測器，其中該溝槽結構具有約0.150um至約0.200um之一深度。
  5. 如請求項1之影像感測器，其中複數個該至少四個側壁部分相對於該通道寬度平面中之該基板材料之一背面或一正面呈對角。
  6. 如請求項1之影像感測器，其中該至少四個側壁部分包含近似平行於該基板材料之一背面或一正面之一底部側壁部分。
  7. 如請求項6之影像感測器，其中該底部側壁部分具有約0.030um至約0.050um之一寬度。
  8. 如請求項1之影像感測器，其中該多邊形橫截面具有一菱形形狀。
  9. 如請求項1之影像感測器，其中該溝槽結構在一通道長度平面中具有一多邊形橫截面。
  10. 如請求項1之影像感測器，其中該電晶體係一第一電晶體，且該影像感測器進一步包含與該第一電晶體電通信之一第二電晶體，該第二電晶體包括：一第二溝槽結構，其形成於該基板材料中，在一第二通道寬度平面 中具有一第二多邊形橫截面，該第二多邊形橫截面界定該基板材料之至少四個第二側壁部分；一第二隔離層，其安置於該基板材料上，使得該第二隔離層相鄰於該第二溝槽結構之各第二側壁部分安置；及一第二閘極，其安置於該第二隔離層上且延伸至該第二溝槽結構中，其中該第二電晶體具有在該第二通道寬度平面中量測之一第二有效通道寬度，該第二有效通道寬度寬於該第二電晶體之一第二平面通道寬度。
  11. 如請求項10之影像感測器，其中該第一電晶體係一源極隨耦器電晶體且該第二電晶體係一列選擇電晶體。
  12. 如請求項10之影像感測器，其中該多邊形橫截面及該第二多邊形橫截面具有一菱形形狀。
  13. 如請求項1之影像感測器，其中該電晶體進一步包括：一隔離植入物，其安置於該溝槽結構與該光二極體之間的該基板材料中；一間隔件，其安置於該閘極周圍；及一介電層，其安置於該閘極及該隔離層上方。
  14. 如請求項1之影像感測器，其中該至少四個側壁部分之至少兩者相對 於該基板材料之一背面或一正面形成約40度至約60度之間的一角度。
  15. 一種製造用於一影像感測器之一電晶體之方法，其包括：提供一基板材料；在該基板材料上形成一隔離層；在該基板材料中形成至一第一深度之一凹槽，該凹槽對應於一閘極區域且在一通道長度方向及垂直於該通道長度方向之一通道寬度方向上延伸；藉由使用一各向同性程序將該凹槽加深至一第二深度而在該基板材料中形成一溝槽結構；在該基板材料上形成該隔離層之一閘極部分，使得該隔離層之該閘極部分延伸至該溝槽結構中；及在該隔離層上形成一閘極，使得該閘極延伸至該溝槽結構中。
  16. 如請求項15之方法，其中形成該凹槽包含使用一各向異性程序。
  17. 如請求項16之方法，其中該各向異性程序係一乾式蝕刻程序，且該第一深度係約0.030um至約0.100um。
  18. 如請求項16之方法，其中形成該凹槽包含使用一遮罩來界定該閘極區域。
  19. 如請求項15之方法，其中該各向同性程序係一濕式蝕刻程序，且該 第二深度係約0.150um至約0.200um。
  20. 如請求項19之方法，其中該濕式蝕刻程序包含在一通道深度方向及該通道寬度方向上控制一蝕刻速率比。
  21. 如請求項15之方法，其進一步包括：形成安置於該閘極周圍之一間隔件；及在該閘極上形成一介電層。
  22. 如請求項15之方法，其進一步包括藉由以下而製造一影像感測器之一第二電晶體：在該基板材料中形成至一第三深度之一第二凹槽，該第二凹槽對應於一第二閘極區域且在該通道長度方向及該通道寬度方向上延伸；藉由使用該各向同性程序將該第二凹槽加深至一第四深度而在該基板材料中形成一第二溝槽結構；在該基板材料上形成該隔離層之一第二閘極部分，使得該隔離層之該第二閘極部分延伸至該第二溝槽結構中；及在該隔離層上形成一第二閘極，使得該第二閘極延伸至該第二溝槽結構中。
  23. 如請求項22之方法，其中該溝槽結構形成一列選擇電晶體之部分，且該第二溝槽結構形成源極隨耦器電晶體之部分。
  24. 如請求項22之方法，其中形成該凹槽與形成該第二凹槽實質上同時執行，形成該溝槽結構與形成該第二溝槽結構實質上同時執行，且形成該閘極與形成該第二閘極實質上同時執行。
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