TWI816151B

TWI816151B - Ｃｍｏｓ影像感測器中抑制浮動擴散接面洩漏之隔離結構及其製造方法

Info

Publication number: TWI816151B
Application number: TW110124902A
Authority: TW
Inventors: 文成烈; 比爾潘
Original assignee: 美商豪威科技股份有限公司
Priority date: 2020-07-08
Filing date: 2021-07-07
Publication date: 2023-09-21
Also published as: TW202207451A; US11444108B2; CN113921549A; CN113921549B; US20220013554A1

Abstract

所揭示標的物之實例提出圍繞像素單元之像素電晶體區之周邊安置深溝槽隔離結構。在一些實例實施例中，該深溝槽隔離結構自半導體基板之後側延伸至該半導體基板中且毗鄰或接觸安置於該半導體基板之前側中之淺溝槽隔離結構之底部。該溝槽隔離結構一起將該像素電晶體區之電晶體通道隔離。該溝槽隔離結構在該像素電晶體區中之形成及配置形成一浮動摻雜井區，諸如一浮動P摻雜井區(P井)，其含有一浮動擴散區(FD)及像素電晶體之源極/汲極(例如，(N)摻雜區)。此浮動P井區旨在減少與該像素單元之該浮動擴散區相關聯之接面洩漏。

Description

CMOS影像感測器中抑制浮動擴散接面洩漏之隔離結構及其製造方法

本發明大體上係關於影像感測器，且特定而言但非排他地，係關於旨在抑制浮動擴散接面洩漏之影像感測器，諸如高動態範圍(HDR)影像感測器。

CMOS影像感測器(CIS)已經無處不在。其等被廣泛用於數位靜態相機、蜂巢電話、保全攝影機以及醫療、汽車及其他應用中。典型的影像感測器回應於自一外部場景反射之影像光入射於該影像感測器上而操作。該影像感測器包含具有光敏元件(例如，光電二極體)之一像素陣列，該等光敏元件吸收入射影像光之一部分且在吸收該影像光之後產生影像電荷。可將該等像素之各者之影像電荷量測為各光敏元件之一輸出電壓，該輸出電壓隨入射影像光而變動。換言之，經產生之影像電荷之量與影像光之強度成比例，該影像電荷用於產生表示外部場景之一數位影像(即，影像資料)。

典型的影像感測器如下般操作。來自一外部場景之影像光入射於該影像感測器上。該影像感測器包含複數個光敏元件使得各光敏元件吸收入射影像光之一部分。包含於該影像感測器中之光敏元件，諸如光電二極體，在吸收影像光之後各產生影像電荷。經產生之影像電荷之量與影像光之強度成比例。經產生之影像電荷可用於產生表示外部場景之一影像。

尤其是隨著不斷地需要更高解析度及更低功率消耗，用於影像感測器之積體電路(IC)技術不斷地予以改良。此等改良通常涉及縮小裝置之幾何尺寸以達成更低製造成本、更高裝置積體密度、更高速度及更好效能。

但是，隨著影像感測器之小型化之進展，影像感測器架構內之缺陷變得更加顯而易見且可能降低影像之影像品質。例如，影像感測器之特定區內之過多電流洩漏可能引起高暗電流、感測器雜訊、白色像素缺陷及類似者。此等缺陷可能使來自影像感測器之影像品質顯著地劣化，此可能導致降低的良率及更高的生產成本。

高動態範圍(HDR)影像感測器可能提出其他挑戰。例如，一些HDR影像感測器佈局並非空間高效的且難以小型化為一更小節距以達成更高解析度。另外，由於許多此等HDR影像感測器之非對稱佈局，減小像素之大小及節距以實現高解析度影像感測器會導致串擾或其他不良副作用，諸如隨著節距減小而可能在此等影像感測器中出現之對角光斑。

100:影像感測器

104:讀出電路系統

102:像素陣列

106:功能邏輯

108:控制電路系統

110:成像感測器或像素單元

112:讀出行位元線

210:像素單元

212:輸出位元線

214:第一光電二極體

216:第二光電二極體

218:第一轉移閘

220:第二轉移閘

222:第一浮動擴散區(FD1)

224:放大器電晶體

226:列選擇電晶體

228:重設電晶體

230:雙浮動擴散電晶體

232:電容器(CAP)

242:第二浮動擴散區(FD2)

302:像素陣列

310A-310N:像素單元

314:第一光電二極體

316:第二光電二極體

318:第一轉移閘

320:第二轉移閘

322:共同浮動擴散區(FD)

324:放大器電晶體閘極

326:列選擇閘極

328:重設電晶體閘極

330:雙浮動擴散電晶體閘極

334:淺溝槽隔離(STI)結構

334A:淺溝槽隔離結構

334B:淺溝槽隔離結構

334C:淺溝槽隔離結構

338:半導體材料/半導體基板或材料

340:源極/汲極或摻雜源極/汲極區

342:後側深溝槽隔離(B-DTI-1)結構

342A:後側深溝槽隔離結構

342B:後側深溝槽隔離結構

348:薄氧化層

354:前側/第一表面

356:第二表面/後側

360:(P+)摻雜釘紮層

362:(P+)摻雜釘紮層

364:(N-)摻雜區

366:(N-)摻雜區

370:薄氧化層/介電質層

372:(p)摻雜井區(PW)/P井區

372A:P井區

372B:P井區

378:介電質層

382:摻雜井區/(P)摻雜井(PW)區或P井區

388:P型隔離植入區

392A:深溝槽隔離(B-DTI-2)結構區段/第一深溝槽隔離區段

392B:深溝槽隔離(B-DTI-2)結構區段/第二深溝槽隔離結構區段

396:介電質層

400:區

402:導電材料

DFD:雙浮動擴散信號

PR:像素區

PTR:像素電晶體區

RS:列選擇信號

RST:重設信號

SPR1:第一子像素區

SPR2:第二子像素區

TX1:第一轉移閘信號

TX2:第二轉移閘信號

VDD:電壓

Vout:電壓

圖1繪示根據本發明之一實施例之一影像感測器之一項實例。

圖2係根據本發明之一實施例之一像素單元之一項實例之一繪示性示意圖。

圖3係根據本發明之一實施例之一像素陣列之一項實例之一俯視示意性局部視圖。

圖4A至圖4C分別係沿著線A-A、B-B及C-C截取之圖3之像素陣列之示意性橫截面視圖。

圖5A及圖5B係處於一半製造狀態之一像素陣列之一項實例之繪示性局部示意性視圖。

圖6係根據本發明之一實施例之用於製造圖4之像素陣列之一實例流程圖。

貫穿圖式之若干視圖，對應元件符號指示對應組件。熟習此項技術者將明白，圖中之元件係為了簡單及清楚起見而繪示且不一定按比例繪製。例如，圖中之一些元件之尺寸可能相對於其他元件被放大以幫助改良對本發明之各項實施例之理解。再者，通常未描繪在一商業上可行的實施例中有用或必需之常見但易於理解的元件以便促進對本發明之此等各項實施例之一更清晰觀察。

本文中描述用於在CMOS影像感測器中抑制浮動擴散接面洩漏之一設備及方法之實例。因此，在以下描述中，闡述眾多特定細節以提供對該等實例之透徹理解。相關技術者將認知；然而，本文中所描述之技術可在沒有一或多個特定細節之情況下或利用其他方法、組件、材料等實踐。在其他例項中，未詳細地展示或描述熟知結構、材料或操作以避免混淆特定態樣。

本說明書通篇對「一項實例」或「一項實施例」之引用意謂結合該實例所描述之一特定特徵、結構或特性被包含於本發明之至少一項實例中。因此，本說明書通篇出現之片語「在一項實例中」或「在一項實施例中」不一定全部指代同一實例。此外，在一或多項實例中可以任何合適方式組合特定特徵、結構或特性。

為了便於描述，在本文中可使用空間相對術語，諸如「在...下免」、「在...下方」、「在...之下」、「在...下」、「在...上方」、「在...之上」及類似者來描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所繪示。將理解，除圖中所描繪之定向以外，空間相對術語亦意欲於涵蓋裝置在使用或操作中之不同定向。例如，若圖中之裝置被翻轉，則被描述為「在其他元件或特徵下方」、「在其他元件或特徵下面」或「在其他元件或特徵下」之元件將被定向為「在其他元件或特徵上方」。因此，示範性術語「在...下方」及「在...下」可涵蓋在...上方及在...下方兩個定向。裝置可以其他方式定向(旋轉90度或按其他定向)且相應地解釋本文中所使用之空間相對描述語。

另外，亦將理解，當一層被稱為「在兩個層之間」時，其可為兩個層之間的唯一層，或亦可存在一或多個中介層。類似地，將理解，當一元件被稱為「連接」或「耦合」至另一元件時，其可直接連接或耦合至另一元件，或可存在中介元件。相比之下，當一元件被稱為「直接連接」或「直接耦合」另一元件時，不存在中介元件。應以類似方式解釋用於描述元件或層之間的關係之其他詞語(例如，「在...之間」與「直接在...之間」、「鄰近」與「直接鄰近」、「在...上」與「直接在...上」)。

貫穿說明書，使用若干技術術語。此等術語應具有其等所屬領域之普通含義，除非本文中明確地定義或其等使用脈絡另有明確指示。應注意，貫穿本文獻，元素名稱及符號可互換地使用(例如，Si與矽)；然而，兩者具有相同含義。

如將展示，揭示一影像感測器之一像素單元之實例。此等實例之一或多者可經配置於一像素陣列中且例如用於高動態範圍成像。在一些實例中，像素陣列之像素單元可各採用4T或5T像素架構。在一些實例中，採用一共用像素單元架構，其中兩個或更多個光電轉換區，諸如光電二極體區，經由第一及第二轉移閘耦合至一共同浮動擴散區，且包含三個或更多個像素電晶體，諸如一重設電晶體、一源極隨耦器、一列選擇電晶體、一雙浮動擴散電晶體等。

在像素陣列之其他實例中，各像素單元根據一LOFIC架構進行組態。在具有一LOFIC架構之一像素單元或LOFIC像素單元中，提供一橫向溢出積體電容器(LOFIC)及一相關聯選擇電晶體，其有時被稱為雙浮動擴散(DFD)電晶體。例如，當在達到飽和之後填充光電二極體時，過多電荷會洩漏至浮動擴散(FD)區中且可經儲存於LOFIC中。以此方式洩漏電荷就像具有一增加的全井容量(FWC)之一光電二極體一樣起作用。可利用像素單元之浮動擴散區(FD)之電容之選擇性增加/減小來調變相關聯的轉換增益。此導致信雜比(SNR)之顯著增加，由此增加像素單元之動態範圍(例如，HDR)。

雖然可使用一LOFIC架構來增加動態範圍，但此一架構並非沒有問題。例如，由於諸如一高暗電流、白色像素缺陷、低信雜比及類似者之缺陷，(若干)浮動擴散區處或附近之洩漏電流可能影響由讀出電路系統自(若干)浮動擴散區讀出之信號。例如，白色像素缺陷可能與來自在製造期間經受機械應力、在裝置操作期間經受電應力或其等組合之區之電流洩漏相關。當在讀出之前將影像電荷、影像資料或影像信號長時間儲存於(若干)浮動擴散區內時(此有時發生於LOFIC像素單元中)，洩漏電流可能係一特別重要的問題。

另外，由於浮動擴散接面中之產生-複合(GR)所致之洩漏係不可避免的，尤其是在使用高度摻雜的歐姆接觸件之情況下。在積分期間將在暗模式(即，無光)下之浮動擴散接面洩漏儲存於LOFIC中，從而造成暗電流/白色像素問題。實際上，由浮動擴散接面洩漏引起之暗電流係可歸因於LOFIC架構之最大問題之一。

例如，在高轉換增益(HCG)之情況下，由浮動擴散接面洩漏引起之暗電流通常不成問題，因為浮動擴散區在信號讀出之前被重設，且因而，讀取雜訊(包含由接面洩漏引起之雜訊)可藉由一相關雙重取樣(CDS)操作來消除。然而，浮動擴散接面洩漏引發之暗電流在低轉換增益(LCG)中可能係一重要問題，因為信號係在重設位準讀出之前被讀出。因而，一相關雙重取樣(CDS)操作無法應用於移除接面洩漏雜訊。且若在讀取信號之前重設信號，則所有經儲存之電荷經由放電而耗盡。

本發明之方法及技術尋求解決與具有一LOFIC架構或其他架構之像素單元相關聯之此等問題。例如，所揭示標的物之實例旨在最小化或減少像素單元之浮動擴散區處或附近之洩漏電流以促進增加的影像品質、增加的良率、更快的速度等。特別而言，所揭示標的物之實例減少與例如一共用像素設計之浮動擴散區相關聯之擴散洩漏(例如，閘極引發之汲極洩漏、接面洩漏等)。

如下文將更詳細地描述，在實例實施例中，像素單元之電晶體可為N金屬氧化物半導體(NMOS)類型，其中金屬可為多晶矽(poly-Si)、鎢(W)及類似者，氧化物可為一介電質，諸如SiO₂(例如，熱生長或沈積於半導體材料上)，且半導體基板或材料可對應於半導體材料之一部分，諸如矽(例如，單晶或多晶Si)、絕緣體上矽(SOI)等。

在本文中所描述之各項實例中，後側深溝槽隔離(B-DTI)結構經策略性地定位以減少與例如一LOFIC像素單元之一像素單元之浮動擴散區相關聯之擴散洩漏(例如，閘極引發之汲極洩漏、接面洩漏等)。在一些實例實施例中，後側深溝槽隔離(B-DTI)結構與前側淺溝槽隔離(STI)結構協作以藉由例如將像素單元之電晶體通道區隔離來減少擴散洩漏。應明白，術語後側深溝槽隔離(B-DTI)結構指代形成於半導體基板或材料之後側上之深溝槽隔離結構。類似地，術語前側淺溝槽隔離(STI)結構指代形成於半導體基板或材料之前側上之淺溝槽隔離結構。在後文中，為了簡潔起見，可省略用於引用隔離結構之術語「前側」及「後側」。

更具體而言，所揭示標的物之各項實例提出圍繞像素單元之像素電晶體區之周邊安置後側深溝槽隔離結構。在一些實例實施例中，後側深溝槽隔離結構自半導體基板或材料之後側延伸至半導體基板或材料中且毗鄰或接觸安置於半導體基板或材料之前側中之前側淺溝槽隔離結構之底部以將像素電晶體區之電晶體通道隔離。所揭示標的物替代地或另外提出在鄰近像素單元之光電二極體區之間安置後側深溝槽隔離結構以減少串擾、雜訊等。

後側深溝槽隔離結構在像素電晶體區中之形成及配置形成一浮動摻雜井區，諸如一P型摻雜井區(P井)，其含有一浮動擴散區(FD)及像素電晶體之源極/汲極(例如，(N)摻雜區)。在一些實例實施例中，沿著像素電晶體區之電晶體通道(例如，N通道)形成浮動P井區以將電晶體通道區與像素陣列之像素區(例如，光電二極體)完全隔離。此浮動P井區旨在減少與像素單元之浮動擴散區相關聯之接面洩漏。

為了繪示，圖1繪示示出根據本發明之技術及方法之諸如一HDR影像感測器之一實例影像感測器100之一方塊圖。影像感測器100可被實施為互補金屬氧化物半導體(「CMOS」)影像感測器。如圖1中所繪示之實例中所展示，影像感測器100包含耦合至控制電路系統108及讀出電路系統104之像素陣列102，該讀出電路系統104經耦合至功能邏輯106。

像素陣列102之所繪示實施例係成像感測器或像素單元110(例如，像素單元P1、P2、...、Pn)之一二維(「2D」)陣列。在一項實例中，根據本發明之技術及方法，各像素單元包含可用於HDR成像之一或多個子像素或像素區。如所繪示，各像素單元110經配置成一列(例如，列R1至Ry)及一行(例如，行C1至Cx)以獲取一人、地方或物件等之影像資料，接著可使用該影像資料來再現人、地方或物件等之影像。如下文將更詳細地描述，根據本發明之技術及方法，各像素單元110(例如，像素單元P1、P2、...、Pn)可包含例如一LOFIC及相關聯結構以提供例如HDR成像。

在一項實例中，在各像素單元110已獲取其影像資料或影像電荷之後，影像資料由讀出電路系統104透過讀出行位元線112讀出且接著轉移至功能邏輯106。在各項實例中，讀出電路系統104可包含放大電路系統(未繪示)、包含類比至數位轉換(ADC)電路系統之一行讀出電路或其他電路系統。功能邏輯106可簡單地儲存影像資料或甚至藉由施加後期影像效應(例如，裁剪、旋轉、移除紅眼、調整亮度、調整對比度或以其他方式)來操縱影像資料。在一項實例中，讀出電路系統104可沿著讀出行線一次讀出一列影像資料(所繪示)或可使用多種其他技術(未繪示)讀出影像資料，諸如串列讀出或同時完全並行讀出所有像素。

在一項實例中，控制電路系統108經耦合至像素陣列102以控制像素陣列102之操作特性。例如，在一項實例中，控制電路系統108產生轉移閘信號及其他控制信號以控制影像資料自像素陣列102之共用像素單元110之子像素或像素區之轉移及讀出。另外，控制電路系統108可產生用於控制影像獲取之一快門信號。在一項實例中，快門信號係用於同時啟用像素陣列102內之所有像素以在單一獲取視窗期間同時捕獲其等各自影像資料之一全域快門信號。在另一實例中，快門信號係一捲動快門信號使得在連續獲取視窗期間循序地啟用各列像素、各行像素或各群組像素。快門信號亦可確立一曝光時間，該曝光時間係快門保持打開之時間長度。在一項實施例中，將曝光時間設置為對於該訊框之各者相同。

在一項實例中，控制電路系統108可控制提供至像素單元110之各種控制信號之時序以減少與像素單元110之各者之浮動擴散區相關聯之暗電流。在一些非限制性實施例中，像素單元110可為稱為4T像素單元之像素單元，例如，四電晶體像素單元。在其他非限制性實施例中，像素單元110可為稱為5T像素單元之像素單元，例如，五電晶體像素單元，包含具有一LOFIC架構之一5T像素單元。例如，在一些非限制性實施例中，像素單元110可進一步包含一雙浮動擴散(DFD)電晶體及一相關聯電容器(例如，LOFIC)。相關聯電容器可經由雙浮動擴散電晶體選擇性地耦合以增加/減小浮動擴散區之電容，此可調變轉換增益。

在一項實例中，影像感測器100可被包含於一數位相機、行動電話、膝上型電腦及類似者中。另外，影像感測器100可經耦合至其他硬體，諸如一處理器(通用或其他)、記憶體元件、輸出(USB埠、無線傳輸器、HDMI埠等)、照明裝置/閃光燈、電輸入(鍵盤、觸控顯示器、觸控板、滑鼠、麥克風等)及/或顯示器。其他硬體可將指令傳遞至影像感測器100，自影像感測器100提取影像資料，或操縱由影像感測器100供應之影像資料。

圖2係根據本發明之教示之一實例像素單元210之一繪示性示意圖。應明白，圖2之像素單元210可為圖1之一像素單元110之一實例，且下文所引用之類似命名及編號元件可與上文所描述般類似地耦合及起作用。例如，像素單元210可經耦合至一位元線(例如，讀出行)，該位元線可將影像資料提供至諸如讀出電路系統104之讀出電路系統，且像素單元210可自諸如控制電路系統108之控制電路系統接收控制信號，以控制像素單元210之各種電晶體之操作。該控制電路系統可以相對時序控制該等電晶體以所要序列之操作以便例如將像素重設為一暗狀態，且例如在一積分之後讀出影像資料。

像素單元210之所繪示實例包含諸如第一光電二極體214之一第一光敏或光電轉換元件及諸如第二光電二極體216之一第二光敏或光電轉換元件。在操作中，第一及第二光電二極體214、216經耦合以回應於入射光而光生影像電荷。在一實施例中，例如，第一及第二光電二極體214、216可用於提供一高動態範圍(HDR)影像之影像資料。

像素單元210亦包含一第一轉移閘218、一第二轉移閘220及安置於第一與第二轉移閘218、220之間的第一浮動擴散區(FD1)222。第一轉移閘218經耦合以回應於一第一轉移閘信號TX1而將影像電荷自第一光電二極體214轉移至第一浮動擴散區222。第二轉移閘220經耦合以回應於一第二轉移閘信號TX2而將影像電荷自第二光電二極體216轉移至第一浮動擴散區222。在所描繪配置中，第一浮動擴散區222共用於第一及第二光電二極體214、216兩者，且可被稱為共同浮動擴散區222。

一重設電晶體228經耦合至共同浮動擴散區222以回應於重設信號RST而重設像素單元210(例如，將第一及第二光電二極體214、216以及浮動擴散區222放電或充電至一預設電壓)。一放大器電晶體224之閘極端子亦經耦合至第一浮動擴散區222以回應於第一浮動擴散區222中之影像電荷而產生一影像資料信號。在所繪示實例中，放大器電晶體224經耦合為一源極隨耦器(SF)耦合電晶體。一列選擇電晶體226經耦合至放大器電晶體SF 224以回應於一列選擇信號RS而將影像資料信號輸出至一輸出位元線212，該輸出位元線212經耦合至諸如圖1之讀出電路系統104之讀出電路系統。

在另一實例實施例中，一雙浮動擴散電晶體230可視情況耦合於浮動擴散區222與重設電晶體228之間。電容器(CAP)232，諸如一LOFIC，亦可視情況被包含且經耦合至雙浮動擴散電晶體230以形成一LOFIC像素單元。當被包含時，一第二浮動擴散區(FD2)242經形成於重設電晶體228與雙浮動擴散電晶體230之間。在操作中，雙浮動擴散電晶體230適於回應於一雙浮動擴散信號DFD而將電容器232耦合至浮動擴散區222以在必要時將額外動態範圍能力提供給像素單元210。在所描繪配置中，電容器232亦經耦合至一電壓，諸如電壓VDD，該電壓調整電容器232之電容以儲存自像素單元210溢出之電荷。

控制信號TX1及TX2使轉移閘218、220能夠將電荷自光電二極體214、216轉移至第一浮動擴散區222。自光電二極體轉移至浮動擴散區222之電荷量可取決於像素單元210之一當前操作。例如，在一重設操作期間，電荷可為在(若干)光電二極體之一暗狀態下產生之電荷，但在一積分期間，電荷可為經光生之影像電荷。在一積分結束時，可將影像電荷讀出兩次以執行相關雙重取樣(CDS)，其中在兩次讀出之間出現一或多個暗讀數。

圖3係根據本發明之技術及方法之包括一或多個像素單元310A至310N之一實例像素陣列302之一佈局示意性視圖或俯視示意性視圖。應明白，圖3之像素單元310可為圖2之像素單元210之一實例，或圖1之像素單元110之一實例，且下文所引用之類似命名及編號元件可與上文所描述般類似地耦合及起作用。

為了簡潔及清楚起見，現在將更詳細地描述像素陣列302之像素單元310B。應明白，像素陣列302之其他像素單元310與像素單元310B實質上相同地構造，且因此將不單獨地進行描述。如圖3中所描繪之實例中展示，像素單元310B包含由兩個子像素區SPR1、SPR2組成之一像素區PR及一像素電晶體區PTR。包含一個以上子像素區之像素單元310之實施例「共用」像素電晶體區PTR，且因此可被稱為共用像素單元。

如圖3中所描繪之實例中展示，像素單元310B之像素區PR包含第一及第二子像素區SPR1、SPR2，亦被稱為子像素。第一及第二子像素區SPR1、SPR2包含各自的第一及第二光敏或光電轉換元件，諸如光電二極體(PD)314、316。第一及第二光電二極體314、316形成或以其他方式安置於半導體材料338中。半導體材料338可包括例如任何類型之半導體主體或基板(例如，矽/CMOS體、SiGe、SOI等)，諸如一半導體晶圓、晶圓上之一或多個晶粒或形成在於上及/或以其他方式與其相關聯之任何其他類型之半導體及/或磊晶層。

在操作中，第一及第二光電二極體314、316適於回應於入射光而光生影像電荷。在一項實例實施例中，第一及第二光電二極體314、316係n型釘紮光電二極體(NPPD)。如所描繪實例中繪示，第一及第二光電二極體314、316可分別經由第一及第二轉移閘318、320耦合至共同浮動擴散區(FD)322。

例如，浮動擴散區322經安置於第一轉移閘318與第二轉移閘320中間之半導體材料338中。在操作中，第一轉移閘318經耦合以回應於一第一轉移閘信號TX1而將影像電荷自第一光電二極體314轉移至共同浮動擴散區322。第二轉移閘320經耦合以回應於一第二轉移閘信號TX2而將影像電荷自第二光電二極體316轉移至浮動擴散區322。

仍參考圖3中所描繪之實例，像素單元310B之像素電晶體區PTR係鄰近第一及第二子像素區SPR1、SPR2定位。在像素電晶體區PTR內，像素單元310包含用於一重設電晶體之一閘極及摻雜區(即，汲極及源極)、一雙浮動擴散(DFD)電晶體、充當一源極隨耦器(SF)之一放大器電晶體及一列選擇電晶體。例如，如圖3中所描繪之實施例中展示，複數個電晶體閘極，包含重設電晶體閘極328、雙浮動擴散電晶體閘極330、放大器電晶體閘極324及列選擇閘極326以及源極/汲極340，形成或以其他方式安置於半導體材料338中/上。在一項實例實施例中，像素電晶體區PTR之各自閘極及源極/汲極大體上經對準以形成具有對應於半導體材料338之Y方向之一長度方向之一電晶體通道區，諸如一(N)通道區。

在一實施例中，電晶體通道區包括諸如安置於例如半導體材料338之半導體基板中之一浮動擴散區，諸如浮動擴散區(FD1)222及/ 或浮動擴散區(FD2)242，以自諸如像素區PR之光敏區接收影像電荷。電晶體通道區亦包括例如複數個電晶體，諸如電晶體224、226、228及230，該等電晶體包含安置於諸如半導體材料338之半導體基板之前側354上之複數個電晶體閘極324、326、328、330，及安置於諸如半導體材料338之半導體基板之前側354中且鄰近各自電晶體閘極324、326、328、330定位之複數個摻雜源極/汲極區340。在一實施例中，複數個摻雜源極/汲極區340各具有一第一類型。電晶體通道區進一步包含安置於諸如半導體材料338之半導體基板中、相對於複數個源極/汲極區340呈環繞關係之一摻雜井區382。在一實施例中，摻雜井區382具有與複數個源極/汲極區340之第一類型不同之一第二類型。

如圖3中所描繪之實例中展示，接觸件經提供於像素區之各閘極上以傳輸TX1及TX2信號，且經提供於像素電晶體區PTR之各閘極上以傳輸RST、DFD及RS信號。接觸件亦經提供於各種源極/汲極340上以耦合至電容器CAP、諸如電壓VDD之一電壓，或用以輸出諸如電壓Vout之一信號。其他接觸件可經提供於一或多個源極/汲極340上以耦合至浮動擴散區322之端子。此一源極/汲極340亦可被稱為浮動擴散區(FD1)之部分，且在圖3中被引用為FD1'。在一項實例中，浮動擴散區322亦透過雙浮動擴散電晶體經由一金屬線耦合至電容器CAP以最大化用以儲存自像素單元310B溢出之電荷之容量。

如圖3中所描繪之實例中繪示，像素陣列302亦包含出於隔離目的而安置於半導體材料338之前側中之淺溝槽隔離(STI)結構334。例如，淺溝槽隔離結構334A經定位於鄰近像素單元310之像素區PR之間以將像素陣列302之組件彼此隔離。如圖3中所描繪之實例中繪示，各像素單元310之像素電晶體區PTR包含鄰近各像素單元310之像素區PR定位之淺溝槽隔離結構334B。據此，在圖3中所繪示之實例中，淺溝槽隔離結構334A、334B經形成為一柵格狀結構，其在像素陣列302之X方向(334A)及Y方向(334B)上延伸。

各像素單元310之像素電晶體區PTR亦包含定位於像素電晶體區PTR之一第一電晶體區段(例如，重設電晶體328、雙浮動擴散電晶體330等)與像素電晶體區PTR之一第二電晶體區段(例如，放大器電晶體324、列選擇電晶體326)之間的淺溝槽隔離結構334C。應理解，淺溝槽隔離結構可指代整個柵格結構或其任何部分。

同樣如下文進一步論述，像素陣列302包含安置於半導體材料338之後側中之深溝槽隔離(DTI)結構(圖3中被隱藏)。例如，像素陣列302包含定位於淺溝槽隔離結構334A、334B下之深溝槽隔離結構，該等淺溝槽隔離結構334A、334B經形成於半導體材料338之前側上。深溝槽隔離結構可與各自淺溝槽隔離結構334A、334B垂直地對準，包含圍繞像素電晶體區PTR之周邊延伸之後側深溝槽隔離結構。如下文將進一步論述，圍繞像素電晶體區PTR之周邊延伸之後側深溝槽隔離結構毗鄰各自淺溝槽隔離結構334A、334B之底部。深溝槽隔離結構(圖3中被隱藏)亦經定位以在像素電晶體區PTR之電晶體通道下在長度(例如，Y)方向上延伸且在其外周邊處接觸淺溝槽隔離結構334A、334B。在具有一個以上子像素區之一像素單元之實例實施例中，深溝槽隔離結構(圖3中被隱藏)可經定位於各像素單元之子像素區之間，該等子像素區諸如子像素區SPR1、SPR2。應理解，深溝槽隔離結構可指代整個柵格結構或其任何部分。

如上文簡要地論述及下文更詳細地論述，根據本發明之方法及技術之實例實施例涉及具有溝槽隔離結構之一配置之一像素單元，包含將像素電晶體區PTR之電晶體通道區與像素陣列之像素區PR(例如，光電二極體)隔離之後側深溝槽隔離結構及前側淺溝槽隔離結構兩者。例如，實例實施例亦包含由以列及行配置之複數個此等像素單元構成之一像素陣列。

同樣如下文將更詳細地描述，可利用多種材料及製造技術來形成像素陣列302。半導體材料338可具有Si(例如，單晶或多晶Si)之一組合物。閘極可具有包含鎢或多晶矽之一組合物。介電質層(未展示)可具有SiO₂、HfO₂或一般技術者已知之任何其他合適介電質之一組合物。接觸件可由具有低歐姆電阻之任何摻雜材料構成。其他金屬、半導體及絕緣材料亦可用於像素陣列302，如一般技術者已知。半導體材料之摻雜區可藉由擴散、植入及類似者而形成。將明白，繪示性實施例中之植入或摻雜區之摻雜極性及/或摻雜類型(例如，P型、N型等)可在替代實施例中顛倒。如一般技術者已知，諸如光微影、遮蔽、化學蝕刻、離子植入、熱蒸發、化學氣相沈積、濺射及類似者之製造技術可用於製造像素單元310、像素陣列302及/或影像感測器100。進一步應明白，包含於一像素單元中之子像素區之數目不限於兩個，取決於影像感測器設計可包含更多或更少數目個子像素區。

圖4A至圖4C分別係沿著圖3之線A-A、B-B及C-C截取之諸如像素陣列302之一像素陣列之一部分之橫截面視圖。以下論述自圖4A開始，其描繪穿過像素單元310A、310B、310C之像素區PR之像素陣列302之一縱向橫截面。如圖4A中所描繪之實例中展示，像素區PR形成或以其他方式安置於具有一第一表面354(例如，前側354)及一第二表面356(例如，後側356)之一半導體基板或材料338中。在一實例實施例中，半導體材料338係近似2.5μm厚，但亦可採用其他半導體材料厚度。

像素單元310B之像素區PR包含安置於半導體材料338中以形成第一及第二光電二極體314、316(參見圖3)之第一及第二光敏區。在圖4中所描繪之實例中，第一光敏區包括一第一光電二極體314，該第一光電二極體314包含P型之半導體材料338之前側354附近之一(P+)摻雜釘紮層360及安置於該釘紮層360下方且在半導體材料338中沿深度方向延伸之一(N-)摻雜區364，由此形成一n型釘紮光電二極體(NPPD)。同樣地，第二光敏區亦包括一第二光電二極體316，該第二光電二極體316包含半導體材料338之前側354附近之(P+)摻雜釘紮層362及安置於該釘紮層362下方且在半導體材料338中沿深度方向延伸之(N-)摻雜區366，由此形成一n型釘紮光電二極體(NPPD)。在一項實例實施例中，一薄氧化層370經安置於第一及第二光電二極體314、316之釘紮層360、362之前側上。

在圖4A中所描繪之實例中，像素單元310B包含安置於半導體材料338中之(p)摻雜井區(PW)372，有時在本文中被稱為P井區372。在一實例實施例中，一P井區372A經定位於第一與第二光電二極體314、316之間以將第一及第二光電二極體314、316彼此隔離。另外，P井區372B經定位於第一及第二光電二極體314、316之與P井區372A相對之側以便將第一及第二光電二極體314、316與鄰近像素單元310A、310C之光電二極體隔離。

像素單元310B亦包含安置於半導體材料338之前側354附近之半導體材料338中以形成浮動擴散區322之一浮動擴散(FD)區。在圖4A中所描繪之實例中，浮動擴散區322藉由在至少三個側上植入由P井區 372A環繞之一(N+)摻雜區而形成。在一項實例中，浮動擴散區322經形成於P井區372A中。一第一轉移閘318形成或以其他方式在浮動擴散區322之一第一側上及一第一通道區上安置於半導體材料338之前側354附近。第一轉移閘318經耦合以透過第一通道區將影像電荷自第一光電二極體314轉移至浮動擴散區322。一第二轉移閘320鄰近一第二通道區上之浮動擴散區322之另一、第二側形成或以其他方式安置於半導體材料338之前側354附近。第二轉移閘320經耦合以透過第二通道區將影像電荷自第二光電二極體316轉移至浮動擴散區322。

在一項實例實施例中，一薄氧化層，諸如薄氧化層370，經安置於半導體材料338之整個前側354上，其包含第一及第二轉移閘318、320下方及之間的區段。P井區372A與薄氧化層348結合將浮動擴散區322與第一及第二轉移閘318、320隔離。

像素陣列302亦包含安置於半導體材料338之前側354附近之半導體材料338中以形成淺溝槽隔離結構334A之淺溝槽隔離(STI)區。淺溝槽隔離結構334A經定位於鄰近像素單元310A、310C之光電二極體之間。在圖4A中所描繪之實例中，淺溝槽隔離結構334A沿深度方向朝向半導體材料338之後側354延伸至各P井區372B中。在一實例實施例中，淺溝槽隔離結構334A包含一介電質填充材料與內襯介電質填充材料之側及底部之一可選介電質層(未展示)。在一實例實施例中，介電質填充材料與P井區372B及鄰近像素區PR之釘紮層360、362之側一起形成一接面。在一實例實施例中，淺溝槽隔離結構334A自前側354延伸至半導體材料338中達半導體材料338之厚度之近似2%至5%之間。在一實例實施例中，淺溝槽隔離結構334A延伸至半導體材料338中達近似0.1μm至0.2μm之深度。在一項實例中，半導體材料338之厚度可在2μm至6μm之間的範圍內。

在圖4A中所描繪之實例中，像素陣列302進一步包含安置於半導體材料338中且自半導體材料338之後側356朝向半導體材料338之前側354延伸之一後側深溝槽隔離(B-DTI-1)結構342。例如，後側深溝槽隔離結構342A沿深度方向延伸至P井區372A中以將像素單元310B之第一及第二光電二極體314、316彼此進一步隔離(例如，最小化串擾、雜訊等)。在一實例實施例中，後側深溝槽隔離結構342A在x方向上跨像素單元310之像素區PR之至少大部分橫向地延伸。另外，後側深溝槽隔離結構342B延伸至P井區372B中以將像素單元310B之第一及第二光電二極體314、316與鄰近像素單元310A、310C之光電二極體進一步隔離。在一實例實施例中，深溝槽隔離結構342B在x方向上跨像素單元310之像素區PR橫向地延伸。

在一實例實施例中，後側深溝槽隔離結構342A、342B包含一介電質填充材料(例如，氧化矽)與內襯介電質填充材料之側及頂部之一介電質層378。在實施例中，介電質填充材料完全填充深溝槽隔離結構342A、342B之各者。在一些實例實施例中，與P井區372B相關聯之深溝槽隔離結構342B與像素區PR中之淺溝槽隔離結構334A大體上對準(例如，在一垂直方向上)。在一些實例實施例中，深溝槽隔離結構342A、342B延伸至半導體材料338中達一預選深度但不接觸淺溝槽隔離結構334A。

在一實例實施例中，後側深溝槽隔離結構342A、342B朝向半導體材料338之前側354沿深度方向延伸至P井區372A、372B中達半導體材料338之厚度之近似50%至70%之一深度。例如，在一項實施例中，後側深溝槽隔離結構342A、342B朝向半導體材料之前側354沿深度方向延伸至P井區372A、372B中達一2.5μm厚之半導體材料338中之近似1.5μm。在一些實例實施例中，後側深溝槽隔離結構342A、342B在y方向上具有近似0.150μm之一寬度。

現在將參考圖4B及圖4C描述像素單元310B之像素電晶體區PTR。圖4B係穿過圖3之像素電晶體區PTR之放大器電晶體(例如，源極隨耦器(SF))之像素陣列302之一橫向橫截面視圖。因而，圖4B描繪跨像素單元310B之像素電晶體區PTR之一橫截面視圖，其鄰近像素單元310B之子像素區SPR2及像素單元310E之子像素區SPR2安置。圖4C係沿著圖3之像素電晶體區PTR之電晶體通道長度方向之像素陣列302之一縱向橫截面視圖。

如圖4B及圖4C中所描繪之實例中展示，像素單元310B之像素電晶體區PTR包含形成或以其他方式安置於半導體材料338之前側354中/上之複數個電晶體閘極，包含重設電晶體閘極328、雙浮動擴散電晶體閘極330、放大器電晶體閘極324及列選擇閘極326，以及源極/汲極340。在一項實例實施例中，像素電晶體區PTR之各自閘極及源極/汲極大體上經對準以形成具有對應於半導體材料338之y方向之一長度方向之一電晶體通道區，諸如一(N)通道區。

例如藉由離子植入，在電晶體閘極下方且環繞源極/汲極340，形成自前側354沿深度方向延伸至半導體材料338中之一(P)摻雜井(PW)區或P井區382。在一些實施例中，P井區382延伸至半導體材料338之前側354中達約0.1μm與約0.2μm之間的一深度但不延伸超過淺隔離結構334。將像素電晶體區PTR之電晶體閘極及源極/汲極與P井區382分開的是一薄膜介電質層，諸如介電質層370。

在圖4B、圖4C中所描繪之實例中，像素陣列302亦包含安置於前側354附近之半導體材料338中以形成淺溝槽隔離(STI)結構334A、334B、334C以在光電二極體與像素電晶體之間提供隔離之淺溝槽隔離結構。例如，像素陣列302包含沿著x方向定位於像素單元310B之像素電晶體區PTR與鄰近像素單元310B之像素單元310A、310C之像素電晶體區之間的淺溝槽隔離結構334A。

在圖4B、圖4C中所描繪之實例中，像素單元310B之像素電晶體區PTR亦包含沿著y方向鄰近像素單元之像素區PR定位之淺溝槽隔離結構334B。像素單元310B之像素電晶體區PTR進一步包含定位於像素電晶體區PTR之第一電晶體區段(例如，重設電晶體328、雙浮動擴散電晶體330等)與第二電晶體區段(例如，放大器電晶體324、列選擇電晶體326)之間的淺溝槽隔離結構334C。在一實例實施例中，淺溝槽隔離結構334A、334B以一柵格狀圖案(參見圖3)在X、Y方向上跨像素陣列302橫向地及縱向地延伸。

在圖4B、圖4C中所描繪之實例中，淺溝槽隔離結構334A、334B、334C朝向半導體材料338之後側356沿深度方向延伸至半導體材料338中。在一些實施例中，淺溝槽隔離結構334A、334B、334C延伸至半導體材料338之前側354中達半導體材料厚度之約3%至5%之間或在一些實施例中約0.1μm與約0.2μm之間的一深度。在一實例實施例中，淺溝槽隔離結構334A包含一介電質填充材料(例如，氧化矽)。類似地，在一實例實施例中，淺溝槽隔離結構334B、334C各包含一介電質填充材料(例如，氧化矽)。

在圖4B中所描繪之實例中，提供一P型隔離植入區388，諸如一硼植入區，其環繞淺溝槽隔離結構334B以為淺溝槽隔離結構334B之側上之缺陷提供鈍化以減少由淺溝槽隔離結構334B之側上之缺陷引發之暗電流。在一實例實施例中，(p)摻雜區388在像素電晶體區PTR之整個長度方向上延伸。

如圖4B及圖4C中所描繪之實例中展示，像素電晶體區PTR亦包含定位於與電晶體通道區相關聯之接面下之後側深溝槽隔離(B-DTI-2)結構，諸如區段392A、392B。在一項實例中，至少深溝槽隔離(B-DTI-2)結構區段392A經定位於例如列選擇電晶體、放大電晶體(源極隨耦器)、雙浮動電晶體及重設電晶體之像素電晶體之源極及汲極下。深溝槽隔離(B-DTI-2)結構區段392A、392B與淺溝槽隔離結構334A、334B、334C接觸。深溝槽隔離(B-DTI-2)結構及淺溝槽隔離(STI)結構334A、334B、334C一起將具有雙浮動擴散電晶體之源極/汲極340之P井區電隔離，該雙浮動擴散電晶體經組態為來自其他P井區之浮動擴散區之部分，諸如具有耦合至接地之P+接觸件之一P井區，由此防止與浮動擴散區相關聯之接面洩漏。

在實施例中，深溝槽隔離(B-DTI-2)結構包含大體上水平地定向於P井382下方之一第一深溝槽隔離區段392A。在一實例實施例中，第一深溝槽隔離結構區段392A係約25nm至約30nm厚，且橫向地及縱向地向外延伸以毗鄰淺溝槽隔離結構334A、334B。在所展示實施例中，第一深溝槽隔離結構區段392A與淺溝槽隔離結構334C接觸。

像素電晶體區PTR之深溝槽隔離(B-DTI-2)結構亦包含第二深溝槽隔離結構區段392B。在所展示實施例中，第二深溝槽隔離結構區段392B大體上垂直地定向且自半導體材料338之後側356朝向半導體材料338之前側354延伸。在實例實施例中，第二深溝槽隔離結構區段392B接觸或毗鄰淺溝槽隔離結構334A，如圖4C中所展示，且接觸或毗鄰淺溝槽隔離結構334B，如圖4B中所展示。換言之，第二深溝槽隔離結構區段392B自半導體材料338之後側356延伸且著陸於淺溝槽隔離結構334A、334B上。在一實例實施例中，第二深溝槽隔離結構區段392B係約25nm至約30nm厚，且橫向地向外延伸至淺溝槽隔離結構334B之大致中間區，如圖4B中所展示。

在一些實施例中，第一及第二深溝槽隔離結構區段392A、392B可一體地形成。第一及第二深溝槽隔離結構區段392A、392B一起形成包圍自半導體材料338之後側延伸之一區400之一開放、盒狀結構。在一項實例實施例中，區400填充有一導電材料402(例如，多晶矽)且經耦合至接地。

如上文所描述，P井區382係跨電晶體通道區安置之井區，其中形成像素電晶體之源極/汲極。藉由使第一及第二深溝槽隔離結構區段392A、392B延伸至半導體材料338中且與淺溝槽隔離結構334A、334B接觸或連接，在P井區382與P井區398之間提供電隔離使得P井區382係浮動的。此會阻擋接面洩漏電流流動路徑且防止接面洩漏。

在一實例實施例中，深溝槽隔離(B-DTI-2)結構包含一介電質填充材料(例如，氧化矽)及內襯介電質填充材料之頂部及側之一介電質層396。例如藉由一化學氣相沈積程序，將介電質填充材料沈積至介電質層396上之第一及第二深溝槽隔離(B-DTI-2)結構區段392A、392B之溝槽結構中。在一實施例中，介電質填充材料不完全填充深溝槽隔離(B- DTI-2)結構。例如，在所展示實施例中，介電質填充材料環繞區400。導電材料402經沈積於區400內之介電質填充材料上。如圖4B中所展示，深溝槽隔離(B-DTI-2)結構被P井區398環繞。

上文參考圖4A至圖4C所描述之介電質層378、396可為例如氧化矽或任何高k材料。在一些實施例中，介電質層378、396包含來自以下項之一者或一組合：氧化矽(SiO₂)、氧化鉿(HfO₂)、氮化矽(Si₃N₄)、氮氧化矽(SiO_xN_y)、氧化鉭(Ta₂O₅)、氧化鈦(TiO₂)、氧化鋯(ZrO₂)、氧化鋁(Al₂O₃)、氧化鑭(La₂O₃)、氧化鐠(Pr₂O₃)、氧化鈰(CeO₂)、氧化釹(Nd₂O₃)、氧化鉕(Pm₂O₃)、氧化釤(Sm₂O₃)、氧化銪(Eu₂O₃)、氧化釓(Gd₂O₃)、氧化鋱(Tb₂O₃)、氧化鏑(Dy₂O₃)、氧化鈥(Ho₂O₃)、氧化鉺(Er₂O₃)、氧化銩(Tm₂O₃)、氧化鏡(Yb₂O₃)、氧化鑥(Lu₂O₃)、氧化釔(Y₂O₃)或其他合適介電質材料。在一項實施例中，介電質層378、396具有自約10nm至約20nm之一平均厚度，但本發明之實施例可實踐其他厚度。

圖6係繪示根據本發明之教示之用於製造諸如像素陣列302之一像素陣列之一方法之一項實例之一流程圖。將明白，可以任何順序或同時實行以下方法步驟，除非以一明確方式闡述或鑑於(若干)各種操作之脈絡理解順序。

參考圖6中所描繪之實例方法，在一項實例中，本發明之特徵尤其在於一種製造具有一像素區及一像素電晶體區之一像素單元之方法，該方法包括獲得處於一半製造狀態之一半導體材料；對於各像素電晶體區，在半導體材料之後側中形成環繞像素電晶體區之一第一深溝槽；用一第一介電質材料內襯各第一深溝槽以形成第一帶襯墊深溝槽；自半導體材料之後側用一第二介電質材料填充第一帶襯墊深溝槽以至少形成在摻雜井區下延伸且接觸淺溝槽隔離結構之一深溝槽隔離結構。以此方式，深溝槽隔離結構及淺溝槽隔離結構一起包圍摻雜井區。

現在參考圖6，將更詳細地描述用於製造包括一或多個像素單元之一像素陣列之一方法600。待製造之各像素單元包含一像素區PR及一像素電晶體區PTR。如圖6之實例中所展示，方法600包含提供處於一半製造狀態之一像素陣列之一或多個像素單元。在一實例實施例中，處於半製造狀態之各像素單元包含但不限於具有一完成的前側之一半導體材料，諸如半導體材料338。

例如，在一些實施例中，一完成的前側包含例如具有一像素區PR之一半導體材料338，該像素區PR包括淺溝槽隔離結構334、一或多個轉移閘(諸如轉移閘318、320)、一P-井(PW)及至少一個光電二極體(PD)與一植入區(諸如一浮動擴散區322)，如圖5A中所展示。在一些實施例中，完成的前側亦包含例如具有一像素電晶體區PTR之半導體材料338，該像素電晶體區PTR包括源極/汲極區340、形成於半導體材料之一前側上之電晶體閘極(諸如閘極324、326、328、330)、P井區382及淺溝槽隔離結構334，如圖5B中所展示。當然，電晶體組件及隔離結構之數目可在像素單元架構類型之間變動，且因此，在本發明之實例實施例中，半導體材料之完成的前側可變動。

在一實例實施例中，處於一半製造狀態之一或多個像素單元包含至少一個浮動擴散區、至少一個電晶體閘極、及具有一第一導電類型之汲極/源極區、安置於至少一個電晶體閘極下面之半導體材料中且環繞該等汲極/源極區及該浮動擴散區之一摻雜井區、及在半導體基板之前側中且圍繞各像素單元之像素電晶體區之周邊延伸之淺隔離結構。

一旦提供處於一半製造狀態之一像素陣列之一或多個像素單元，便針對像素單元之各像素電晶體區在半導體材料338之後側356中形成環繞像素電晶體區之一第一深溝槽。例如，可藉由例如微影沈積一光阻劑以阻擋像素區PR但允許像素電晶體區PTR保持開放。接著，藉由例如端點偵測(EPD)蝕刻用於形成後側深溝槽隔離結構之第一深溝槽。在一項實例中，第一深溝槽自半導體材料338之後側356朝向前側354延伸且著陸於各自淺溝槽隔離結構334上。在一些實例實施例中，將第一深溝槽過蝕刻近似1000Å且接著進行光阻劑剝離及/或清潔。

視情況，在像素區PR上沈積光阻劑以形成第一深溝槽之前，針對像素單元之各像素區，在半導體材料338之後側356中形成第二深溝槽。形成於半導體材料338之後側356中之此等第二深溝槽輔助形成在鄰近光電二極體之間提供隔離之後側深溝槽隔離結構342A、342B。經沈積以覆蓋像素區PR之光阻劑亦可填充至第二深溝槽中從而防止在蝕刻第一深溝槽之程序期間在第二深溝槽中進一步蝕刻。例如，可藉由首先圖案化且接著蝕刻像素區PR之後側356來形成後側深溝槽。在一實例實施例中，將該等溝槽蝕刻至半導體材料338之厚度之近似60%之一深度。在一些實施例中，在此步驟期間亦可將像素電晶體區PTR蝕刻至此一深度。相對於半導體材料338之後側356，第二深溝槽之各者之蝕刻深度小於第一溝槽之各者之蝕刻深度。第二深溝槽之各者不接觸各自淺溝槽隔離結構334。

在像素電晶體區中形成第一深溝槽且鄰近該等像素區形成可選第二深溝槽之後，該方法藉由將諸如氧化矽之一介電質(例如，高K) 材料沈積至第一及第二深溝槽中以形成第一帶襯墊深溝槽及第二(可選)帶襯墊深溝槽來繼續。

接下來，例如藉由化學氣相沈積程序，經由一氧化物間隙填充程序自半導體材料338之後側356用一介電質材料填充第一及第二帶襯墊深溝槽以形成第一深溝槽隔離結構(諸如環繞像素電晶體區且在P井區382下延伸之深溝槽隔離結構區段392A、392B)，以及第二深溝槽隔離結構(諸如結構342A、342B)。在一實施例中，介電質材料實質上填充第二帶襯墊深溝槽且不完全填充第一帶襯墊深溝槽。在實例實施例中，由於過蝕刻，確保第一經形成深溝槽隔離結構接觸各自淺溝槽隔離結構334A、334B、334C之底部。在一些實例實施例中，可使後側深溝槽隔離(B-DTI-2)結構延伸至各自淺溝槽隔離結構334A、334B、334C中。深溝槽隔離(B-DTI-2)結構及淺溝槽隔離結構334、334B、334C一起包圍、囊封等P井區382使得P井區382與其他P井區，例如P井區372、398電隔離。

在一些實例實施例中，第一、經填充後側帶襯墊深溝槽之形成會形成暴露於半導體材料338之後側356之一腔。在此等實例中，方法600進一步包括用諸如多晶矽或金屬之一導電材料402填充該腔(即，在第一帶襯墊深溝槽中沈積介電質材料之後的剩餘空間)，以形成區400，及接著將導電材料耦合至接地。此後，可對像素陣列之各種區實行化學機械拋光(CMP)。

在包含形成可選第二深溝槽之一項實施例中，可組合填充像素區之第二深溝槽及內襯像素電晶體區之第一深溝槽之步驟。例如，可用介電質材料，諸如氧化矽填充第二深溝槽，同時將同一介電質材料作為一襯墊沈積至第一深溝槽中。此後，可用一介電質填充材料回填第一、帶襯墊深溝槽。

雖然上文所描述之實例實施例係關於一共用像素單元，但其他架構可採用本發明之方法及技術。再者，本申請案可引用數量及數目。除非具體地陳述，否則此等數量及數目不應被視為係限制性的，而是例示與本申請案相關聯之可能數量或數目。此外，在此方面，本申請案可使用術語「複數個」來指代一數量或數目。在此方面，術語「複數個」意指大於一個之任何數目，例如，兩個、三個、四個、五個等。術語「約」、「近似」、「接近」等意謂所陳述值之正或負5%。出於本發明之目的，片語「A及B之至少一者」等效於「A及/或B」或反之亦然，即，僅僅「A」或僅「B」或「A及B」。類似地，片語「A、B及C之至少一者」例如意謂(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)，包含列出三個以上元件時之所有進一步可能排列。

本發明之所繪示實例之以上描述，包含摘要中所描述之內容並不意欲於係詳盡性的或為對所揭示之精確形式之限制。雖然本文中出於繪示性目的而描述本發明之特定實施例及實例，但在不背離如所主張之本發明之更廣泛精神及範疇之情況下，各種等效修改係可能的。實情係，應明白，特定實例電壓、電流、頻率、功率範圍值、時間等係出於解釋目的而提供且在根據本發明之教示之其他實施例及實例中亦可採用其他值。

鑑於以上詳細描述，可對所揭示標的物之實例進行此等修改。隨附發明申請專利範圍中所使用之術語不應被解釋為將所主張標的物限於說明書及發明申請專利範圍中所揭示之特定實施例。相反，範疇將完全由隨附發明申請專利範圍確定，隨附發明申請專利範圍將根據請求項解釋之既定原則來解釋。本說明書及圖式據此被認為係繪示性的而非限制性的。