CN113921550B - 用于抑制cmos图像传感器中的浮动扩散结泄漏的隔离结构 - Google Patents

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Abstract

本申请案涉及一种用于抑制CMOS图像传感器中的浮动扩散结泄漏的隔离结构。提供一种像素阵列，其解决像素单元的浮动扩散区处或附近的泄漏电流。所述像素阵列包含沟槽隔离结构的布置，包含将所述像素阵列的晶体管沟道区与像素区(例如，光电二极管)隔离的前侧深沟槽隔离结构及前侧浅沟槽隔离结构两者。实例实施例还包含在像素晶体管区下面延伸以使所述像素晶体管区的P阱区“浮动”的深(N)掺杂阱。

Description

用于抑制CMOS图像传感器中的浮动扩散结泄漏的隔离结构
技术领域
本公开大体上涉及图像传感器，且特定来说但非排他地，涉及旨在抑制浮动扩散结泄漏的图像传感器，例如高动态范围(HDR)图像传感器。
背景技术
CMOS图像传感器(CIS)已经变得无处不在。其广泛用于数码相机、蜂窝电话、安全摄像机以及医疗、汽车及其它应用。典型的图像传感器响应于从外部场景反射的图像光入射在所述图像传感器上而操作。图像传感器包含具有光敏元件(例如，光电二极管)的像素阵列，所述光敏元件吸收入射图像光的一部分且在吸收图像光之后产生图像电荷。可将像素中的每一者的图像电荷测量为每一光敏元件的输出电压，所述输出电压随着入射图像光而变化。换句话说，所产生的图像电荷量与图像光的强度成比例，所述图像电荷用于产生表示外部场景的数字图像(即，图像数据)。
典型的图像传感器操作如下。来自外部场景的图像光入射在图像传感器上。图像传感器包含多个光敏元件使得每一光敏元件吸收入射图像光的一部分。包含在图像传感器中的光敏元件，例如光电二极管，在吸收图像光之后各自产生图像电荷。所产生的图像电荷量与图像光的强度成比例。所产生的图像电荷可用于产生表示外部场景的图像。
尤其是随着对更高分辨率及更低功率消耗的持续需求，用于图像传感器的集成电路(IC)技术不断地改进。此类改进常常涉及按比例缩小装置的几何尺寸以实现更低制造成本、更高装置集成密度、更高速度及更好性能。
但是，随着图像传感器的小型化的进展，图像传感器架构内的缺陷变得更容易显现且可降低图像的图像质量。例如，图像传感器的某些区内的过剩电流泄漏可能引起高的暗电流、传感器噪声、白色像素缺陷等。这些缺陷可使来自图像传感器的图像质量显著劣化，这可能导致降低的良率及更高的生产成本。
高动态范围(HDR)图像传感器可提出其它挑战。例如，一些HDR图像传感器布局不具有空间效率且难以小型化为更小节距以实现更高分辨率。另外，由于许多此类HDR图像传感器的非对称布局，减小像素的大小及节距以实现高分辨率图像传感器会导致串扰或其它不想要的副作用，例如随着节距减小而可能出现在这些图像传感器中的对角耀斑。
发明内容
本公开的一方面提供一种具有第一端及第二端的像素阵列，其中所述像素阵列包括：半导体衬底，其具有前侧及背侧；多个像素单元，其形成在所述半导体衬底中且布置成矩阵，所述多个像素单元包括邻近所述第一端的像素单元的第一行、邻近所述第二端的像素单元的最后一行，及安置在像素单元的所述第一行与所述最后一行之间的像素单元的多个中间行，每一像素单元包括具有至少一个光敏元件的像素区及像素晶体管区；前侧深沟槽隔离结构，其延伸到所述半导体衬底的所述前侧中达第一深度；及前侧浅沟槽隔离结构，其延伸到所述半导体衬底的所述前侧中达第二深度，其中所述第二深度小于所述第一深度；其中所述前侧深沟槽隔离结构包含邻近所述像素阵列的所述第一端安置在像素单元的第一行上方的第一深沟槽隔离结构、邻近所述像素阵列的所述第二端安置在像素单元的所述最后一行下方的第二深沟槽隔离结构，及安置在从像素单元的所述第一行到像素单元的所述最后一行的每一像素单元的所述像素晶体管区与像素区之间的多个第三深沟槽隔离结构；其中所述前侧浅沟槽隔离结构定位在像素单元的所述中间行中的邻近像素单元的所述像素区之间，且定位在像素单元的所述中间行中的邻近像素单元的所述像素晶体管区之间。
本公开的另一方面提供一种用于在具有前侧及背侧的半导体衬底中制造像素阵列的方法，所述像素阵列具有多个邻近像素单元，每一像素单元具有至少一个光敏区及像素晶体管区，其中所述方法包括：在所述半导体衬底的所述前侧中形成具有第一深度的深沟槽隔离结构；在所述半导体衬底的所述前侧中形成具有小于所述第一深度的第二深度的浅沟槽隔离结构，其中所述深沟槽隔离结构包含邻近所述像素阵列的第一端安置在像素单元的第一行上方的第一深沟槽隔离结构、邻近所述像素阵列的第二端安置在像素单元的最后一行下方的第二深沟槽隔离结构，及安置在从像素单元的所述第一行到像素单元的所述最后一行的每一像素单元的所述像素晶体管区与像素区之间的多个第三深沟槽隔离结构；其中所述浅沟槽隔离结构包含定位在与像素单元的中间行相关联的邻近像素单元的所述像素区之间的第一浅沟槽隔离结构，及定位在与像素单元的所述中间行相关联的邻近像素单元的所述像素晶体管区之间的第二浅沟槽隔离结构。
附图说明
图1说明根据本公开的实施例的图像传感器的一个实例。
图2是根据本公开的实施例的像素单元的一个实例的说明性示意图。
图3是根据本公开的实施例的像素阵列的一个实例的俯视示意性部分视图。
图4是根据本公开的实施例的像素单元的一个实例的俯视示意图。
图5A到5C分别是沿着图3的线A-A以及图4的线B-B及C-C截取的像素阵列的示意性横截面视图。
图6是根据本公开的实施例的用于制造图3的像素阵列的实例流程图。
贯穿附图的数个视图，对应参考字符指示对应组件。所属领域的技术人员将明白，附图中的元件是为了简单及清楚起见而说明且不一定按比例绘制。例如，附图中的一些元件的尺寸可能相对于其它元件被放大以帮助改进对本公开的各种实施例的理解。而且，通常未描绘在商业上可行的实施例中有用或必需的常见但被充分理解的元件以促进对本公开的这些各种实施例的更清晰视图。
具体实施方式
本文中描述用于抑制CMOS图像传感器中的浮动扩散结泄漏的设备及方法的实例。因此，在以下描述中，阐述许多具体细节以提供对实例的透彻理解。然而，相关领域的技术人员将认识到，本文中所描述的技术可在没有所述具体细节中的一或多者的情况下或利用其它方法、组件、材料等实践。在其它例子中，未详细地展示或描述众所周知的结构、材料或操作以避免模糊某些方面。
贯穿本说明书对“一个实例”或“一个实施例”的引用意味着结合实例描述的特定特征、结构或特性包含在本发明的至少一个实例中。因此，贯穿本说明书在各个地方出现短语“在一个实例中”或“在一个实施例中”不一定全部指相同实例。此外，可在一或多个实例中以任何合适方式组合特定特征、结构或特性。
为了便于描述，本文中可使用空间相对术语，例如“在...下面”、“在...下方”、“下”、“在...下”、“在...上方”、“上”等来描述一个元件或特征与另一(些)元件或特征的关系，如附图中所说明。将理解，除附图中所描绘的定向以外，空间相对术语还意在涵盖装置在使用或操作中的不同定向。例如，如果附图中的装置被翻转，那么被描述为在其它元件或特征“下方”、“下面”或“下”的元件将被定向为在其它元件或特征“上方”。因此，示范性术语“在...下方”及“在...下”可涵盖在...上方及在...下方的定向两者。装置可以其它方式定向(旋转90度或成其它定向)且相应地解释本文中所使用的空间相对描述语。
另外，还将理解，当一层被称为“在两个层之间”时，其可为两个层之间的唯一层，或也可存在一或多个中介层。类似地，将理解，当一元件被称为“连接”或“耦合”到另一元件时，其可直接连接或耦合到另一元件，或可存在中介元件。相比之下，当一元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中介元件。应以类似方式解释用于描述元件或层之间的关系的其它词语(例如，“在...之间”对比“直接在...之间”、“邻近”对比“直接邻近”、“在...上”对比“直接在...上”)。
贯穿本说明书，使用数个技术术语。这些术语将呈现它们在它们所属领域中的普通含义，除非本文中明确定义或它们的使用背景另有清楚建议。应注意，贯穿本文献，元件名称及符号可互换地使用(例如，Si对比硅)；然而，两者具有相同含义。
如将展示，公开图像传感器的像素阵列的实例。像素阵列包括像素单元的一或多个实例且可例如用于高动态范围成像。在一些实例中，像素阵列的像素单元可采用4T或5T像素架构。在一些实例中，采用共享像素单元架构，其中两个或更多个光电转换区，例如像素或光电二极管区PR，经由第一及第二传送门(transfer gate)耦合到共同浮动扩散。
在像素阵列的其它实例中，每一像素单元根据LOFIC架构进行配置。在具有LOFIC架构的像素单元或LOFIC像素单元中，提供横向溢流集成电容器(LOFIC)及相关联选择晶体管，有时被称为双浮动扩散(DFD)晶体管。例如，当光电二极管在达到饱和之后被填充时，过剩电荷泄漏到浮动扩散(FD)区中且可被存储在LOFIC中。以这种方式泄漏电荷就像具有增加的全阱容量(FWC)的光电二极管一样起作用。像素单元的浮动扩散(FD)的电容的选择性增加/减小可用于调制转换增益。这导致信噪比(SNR)的显著增加，由此对于各种HDR成像应用增加像素单元的动态范围(例如，HDR)。
虽然可使用LOFIC架构来增加动态范围，但此架构并不是没有问题。例如，由于例如高的暗电流、白色像素缺陷、低信噪比等的缺陷，(若干)浮动扩散区处或附近的泄漏电流可能影响通过读出电路从(若干)浮动扩散区读出的信号。例如，白色像素缺陷可与来自在制造期间经受机械应力、在装置操作期间经受电应力或它们的组合的区的电流泄漏有关。当图像电荷、图像数据或图像信号在被读出之前长时间存储在(若干)浮动扩散区内时，泄漏电流可能是特别重要的问题，这有时发生在LOFIC像素单元中。
另外，由于浮动扩散结中的产生-复合(Generation-Recombination)(GR)所致的泄漏是不可避免的，尤其是在使用高度掺杂、欧姆触点的情况下。在暗模式下(即，无光)的浮动扩散结泄漏在集成期间被存储在LOFIC中，从而造成暗电流/白色像素问题。实际上，由浮动扩散结泄漏引起的暗电流是可归因于LOFIC架构的最大问题之一。
例如，在高转换增益(HCG)的情况下，由浮动扩散结泄漏引起的暗电流通常不是问题，这是因为浮动扩散在信号读出之前被复位，且因而，读取噪声(包含由结泄漏引起的噪声)可通过相关双重采样(CDS)操作来消除。然而，浮动扩散结泄漏诱发的暗电流在低转换增益(LCG)中可为重要问题，这是因为信号在复位电平读出之前被读出。因而，相关双重采样(CDS)操作无法应用于去除结泄漏噪声。而且如果在读出信号之前复位信号，那么所有所存储的电荷经由放电耗尽。
本公开的方法论及技术寻求解决与包括具有LOFIC架构或其它架构的像素单元的像素阵列相关联的这些问题。例如，所公开标的物的实例旨在最小化或减少像素单元的浮动扩散区处或附近的泄漏电流，以促进增加的图像质量、增加的良率、更快的速度等。特别来说，所公开标的物的实例减少与例如共享像素设计的浮动扩散区相关联的扩散泄漏(例如，栅极诱发的漏极泄漏、结泄漏等)。
如下文将更详细地描述，在实例实施例中，每一像素单元的晶体管可为N金属氧化物半导体(NMOS)类型，其中金属可为多晶硅(poly-Si)、钨(W)等，氧化物可为电介质，例如氧化硅SiO2(例如，热生长或沉积在半导体衬底或材料上)，且半导体可对应于半导体衬底或材料的一部分，例如硅(例如，单晶或多晶Si)、绝缘体上硅(SOI)等。
为了说明，图1说明图解根据本公开的技术及方法论的实例图像传感器100，例如HDR图像传感器的框图。图像传感器100可实施为互补金属氧化物半导体(“CMOS”)图像传感器。如图1中说明的实例中所展示，图像传感器100包含耦合到控制电路108及读出电路104的像素阵列102，读出电路104耦合到功能逻辑106。
像素阵列102的所说明实施例是成像传感器或像素单元110(例如，像素单元P1、P2、...、Pn)的二维(“2D”)阵列。在一个实例中，根据本公开的技术及方法论，每一像素单元包含可用于HDR成像的一或多个子像素或像素区。如所说明，每一像素单元110经布置成行(例如，行R1到Ry)及列(例如，列C1到Cx)以获取人、地方或物体等的图像数据，接着，所述图像数据可用于呈现人、地方或物体等的图像。在这个实例中，沿着行R1的像素单元被称为像素单元的第一或最上行，且行Ry的像素单元被称为像素单元的最后或最下行。如下文将更详细地描述，根据本公开的技术及方法论，隔离结构分别提供在靠近像素单元的第一行及像素单元的最后一行的像素阵列的上及下端处，且在像素单元与像素晶体管区之间。进一步在整个像素阵列内以栅格状图案提供隔离结构，如下文将更详细地描述。
在一个实例中，在每一像素单元110已获取它的图像数据或图像电荷之后，图像数据由读出电路104通过读出列位线112读出且接着被传送到功能逻辑106。在各种实例中，读出电路104可包含放大电路(未说明)、包含模/数转换(ADC)电路的列读出电路或其它电路。功能逻辑106可简单地存储图像数据或甚至通过施加后期图像效果(post image effect)(例如，裁剪、旋转、去除红眼、调整亮度、调整对比度或以其它方式)来操纵图像数据。在一个实例中，读出电路104可沿着读出列线一次读出一行图像数据(所说明)或可使用多种其它技术(未说明)读出图像数据，例如同时串行读出或完全并行读出所有像素。
在一个实例中，控制电路108经耦合到像素阵列102以控制像素阵列102的操作特性。例如，在一个实例中，控制电路108产生传送门信号及其它控制信号以控制图像数据从像素阵列102的共享像素单元110的子像素或像素区的传送及读出。另外，控制电路108可产生用于控制图像获取的快门信号。在一个实例中，快门信号是用于同时启用像素阵列102内的所有像素以在单个获取窗口期间同时捕捉它们相应图像数据的全局快门信号。在另一实例中，快门信号是滚动快门信号，使得在连续获取窗口期间循序地启用像素的每一行、列或群组。快门信号还可设立曝光时间，所述曝光时间是快门保持打开的时间长度。在一个实施例中，将曝光时间设置为对于帧中的每一者相同。
在一个实例中，控制电路108可控制提供到像素单元110的各种控制信号的时序以减少与像素单元110中的每一者的浮动扩散相关联的暗电流。在一些非限制性实施例中，像素单元110可为被称为4T像素单元的像素单元，例如，四晶体管像素单元。在其它非限制性实施例中，像素单元具有共享像素架构，其中两个或更多个光敏区，例如光电二极管区，经由第一及第二传送门耦合到共同浮动扩散，且包含三个或更多个像素晶体管，例如复位晶体管、源极跟随器、行选择晶体管及双浮动扩散晶体管。例如，在一些非限制性实施例中，像素单元110可进一步包含双浮动扩散(DFD)晶体管及相关联电容器(例如，LOFIC)。相关联电容器可经由双浮动扩散晶体管选择性地耦合以增加/减小浮动扩散的电容，这可调制转换增益。
在一个实例中，图像传感器100可包含在数码相机、手机、膝上型计算机等中。另外，图像传感器100可耦合到其它硬件部分(pieces of hardware)，例如处理器(通用或其它)、存储器元件、输出端(USB端口、无线发射器、HDMI端口等)、照明装置/闪光灯、电输入端(键盘、触控显示器、触控板、鼠标、麦克风等)及/或显示器。其它硬件部分可将指令传递到图像传感器100，从图像传感器100提取图像数据，或操纵由图像传感器100供应的图像数据。
图2是根据本公开的教示的实例像素单元210的说明性示意图。应明白，图2的像素单元210可为图1的像素单元110的实例，且下文所引用的类似命名及编号元件可类似于上文所描述般耦合及起作用。所说明像素单元110是共享像素单元，即，包含两个或更多个光敏或光电转换元件及共同电荷检测元件，例如浮动扩散区。例如，像素单元210可耦合到位线，例如，读出列，所述位线可将图像数据提供到例如读出电路104的读出电路，且像素单元210可从例如控制电路108的控制电路接收控制信号，以控制像素单元210的各种晶体管的操作。控制电路108可以相对时序按所要序列控制晶体管的操作，以例如将像素复位为暗状态，且例如在集成之后读出图像数据。
像素单元210的所说明实例包含例如第一光电二极管214的第一光敏或光电转换元件，及例如第二光电二极管216的第二光敏或光电转换元件。在操作中，第一及第二光电二极管214、216经耦合以响应于入射光而光生图像电荷。在实施例中，例如，第一及第二光电二极管214及216可用于提供高动态范围(HDR)图像的图像数据。
像素单元210还包含第一传送门218、第二传送门220及安置在第一与第二传送门218、220之间的第一浮动扩散(FD1)222。第一传送门218经耦合以响应于第一传送门信号TX1而将图像电荷从第一光电二极管214转移到第一浮动扩散222。第二传送门220经耦合以响应于第二传送门信号TX2而将图像电荷从第二光电二极管214转移到第一浮动扩散222。在所描绘布置中，第一浮动扩散222为第一及第二光电二极管214、216两者所共有，且可被称为共同浮动扩散222。
复位晶体管228经耦合到共同浮动扩散222以响应于复位信号RST而复位像素单元210(例如，将第一及第二光电二极管214、216以及第一浮动扩散222放电或充电到预设电压)。放大器晶体管224的栅极端子也经耦合到第一浮动扩散222，以响应于第一浮动扩散222中的图像电荷而产生图像数据信号。在所说明实例中，放大器晶体管224耦合为源极跟随器(SF)耦合晶体管。行选择晶体管226经耦合到放大器晶体管SF 224以响应于行选择信号RS而将图像数据信号输出到输出位线212，输出位线212耦合到例如图1的读出电路104的读出电路。
在另一实例实施例中，双浮动扩散晶体管230可任选地耦合在第一浮动扩散222与复位晶体管228之间。电容器(CAP)232，例如LOFIC，也可任选地经包含且经耦合到双浮动扩散晶体管230以形成LOFIC像素单元。当被包含时，第二浮动扩散(FD2)242形成在复位晶体管228与双浮动扩散晶体管230之间。在操作中，双浮动扩散晶体管230经调适以响应于双浮动扩散信号DFD而将电容器232耦合到第一浮动扩散222，以将额外动态范围能力提供给像素单元210(如果期望的话)。在所描绘布置中，电容器232也经耦合到电压，例如电压VDD，以调整电容器232的电容以在HDR CMOS图像传感器的操作期间存储来自像素单元210的溢流或过剩电荷。
控制信号TXl及TX2使传送门218、220能够将电荷从光电二极管214、216转移到第一浮动扩散222。从光电二极管转移到浮动扩散的电荷量可取决于像素单元210的当前操作。例如，在复位操作期间，电荷可为在(若干)光电二极管的暗状态下产生的电荷，但在集成期间，电荷可为响应于入射光的光生图像电荷。在集成结束时，可将图像电荷读出两次以执行相关双重采样(CDS)，其中在两次读出之间出现一或多个暗读数。
图3是根据本公开的技术及方法论的包括一或多个像素单元310A到310N的实例像素阵列302的布局示意图或俯视示意图。应明白，图3的像素单元310可为图2的像素单元210的实例，或图1的像素单元110的实例，且下文所引用的类似命名及编号元件可类似于上文所描述般耦合及起作用。
如图3中描绘的实例中所展示，像素阵列302包含形成在半导体衬底或材料338中且布置成行及列矩阵的多个像素单元310。在那方面，像素阵列302包含安置在第一端332处的像素单元310的第一或最上行、安置在第二端334处的像素单元310的最后或最下行，及安置在像素单元的第一行与最后一行之间的像素单元310的多个行。在实施例中，安置在像素单元的第一行与最后一行之间的像素单元310的多个行可被称为像素单元310的中间行或与中间行相关联的像素单元310。
在实例实施例中，提供从半导体材料338的前侧延伸到半导体材料338中达第一深度的深沟槽隔离(DTI)结构342。例如，深沟槽隔离(DTI)结构342包含安置在像素阵列的第一端332处的像素单元的第一行外部(即，在y方向上在上方)的第一深沟槽隔离结构342A、安置在像素阵列302的第二端334处的像素单元的最后一行外部(即，在y方向上在下方)的第二深沟槽隔离结构342B，及安置在像素单元310的像素晶体管区PTR与像素(例如，光电二极管)区PR之间的第三深沟槽隔离结构342C。因此，在图3中所说明的实例中，深沟槽隔离结构342经互连以形成在像素阵列302的X方向(342A、342B)及Y方向(342C)上延伸的栅格状结构。
像素阵列302还包含从半导体材料338的前侧延伸到半导体材料338中达第二深度的浅沟槽隔离(STI)结构344。在实例实施例中，对于像素单元的第一行与最后一行中间的多个像素行，浅沟槽隔离结构344包含将邻近像素单元310的光电二极管PD隔离的浅沟槽隔离结构344A(第一浅沟槽隔离结构)、将邻近像素单元310的像素晶体管区PTR隔离的浅沟槽隔离结构344B(第二浅沟槽隔离结构)，及将每一像素单元310的像素晶体管区PTR的区段隔离的浅沟槽隔离结构344C(第三浅沟槽隔离结构)。在实例实施例中，浅沟槽隔离结构344C还可安置在位在像素单元的第一行之前且在像素单元的最后一行之后的像素晶体管区中。
在实例实施例中，相对于半导体衬底338的前侧，浅沟槽隔离结构344的第二深度小于深沟槽隔离结构342的第一深度。在一个实例中，浅沟槽隔离结构344及深沟槽隔离(DTI)结构342经互连以形成跨像素阵列302提供隔离的栅格状沟槽结构。例如，邻近深沟槽隔离(DTI)结构342C可经形成以通过浅沟槽隔离结构344A及344B彼此互连。
为了简洁及清楚起见，现在将参考图4更详细地描述像素阵列302的像素单元310A。应明白，像素阵列302的其它像素单元310与像素单元310A基本上相同地构造，且因此将不再单独进行描述。如图4中描绘的实例中所展示，像素单元310A包含由两个子像素区SPR1、SPR2组成的像素区PR及像素晶体管区PTR。包含一个以上子像素区的像素单元310的实施例“共享”像素晶体管区PTR，且因此可被称为共享像素单元。
如图4中描绘的实例中所展示，像素单元310B的像素区PR包含第一及第二子像素区SPR1、SPR2，也被称为子像素。第一及第二子像素区SPR1、SPR2包含相应的第一及第二光敏或光电转换元件，例如光电二极管(PD)314、316。第一及第二光电二极管314、316通过离子植入形成或以其它方式安置在半导体衬底或材料338中。半导体材料338可包括例如任何类型的半导体主体或衬底(例如，硅/CMOS块体、SiGe、SOI等)，例如半导体晶片、晶片上的一或多个裸片或形成在其上及/或以其它方式与其相关联的任何其它类型的半导体及/或外延层。
在操作中，第一及第二光电二极管314、316经调适以响应于入射光而光生图像电荷。在一个实施例中，半导体衬底或材料338具有第一导电类型(例如，P型)。在一个实例实施例中，第一及第二光电二极管314、316形成为具有与第一导电类型相反的第二导电类型，例如，形成在P型掺杂半导体衬底中的n型钉扎光电二极管(NPPD)。如所描绘实例中所说明，第一及第二光电二极管314、316可分别经由第一及第二传送门318、320耦合到共同浮动扩散(FD)322。
例如，共同浮动扩散322安置在第一与第二传送门318、320中间的半导体材料338中。在操作中，第一传送门318经耦合以响应于第一传送门信号TX1而将图像电荷从第一光电二极管314转移到共同浮动扩散322。第二传送门320经耦合以响应于第二传送门信号TX2而将图像电荷从第二光电二极管316转移到浮动扩散322。
仍然参考图4中所描绘的实例，像素单元310A的像素晶体管区PTR邻近像素区PR的第一及第二子像素区SPR1、SPR2定位。在像素晶体管区PTR内，像素单元310A包含复位晶体管的栅极328及掺杂区(即，漏极及源极)、双浮动扩散晶体管的栅极330及掺杂区(即，漏极及源极340)、充当源极跟随器(SF)的放大器晶体管的栅极324及掺杂区(即，漏极及源极340)，以及行选择晶体管的栅极326及掺杂区(即，漏极及源极340)。
例如，如图4中描绘的实施例中所展示，多个晶体管栅极，包含复位晶体管栅极328、双浮动扩散晶体管栅极330、放大器晶体管栅极324及行选择栅极326以及源极/漏极340形成或以其它方式安置在半导体材料338中/上。在一个实例中，栅极由导电材料形成，例如多晶硅材料或掺杂多晶硅材料。例如，源极/漏极340形成为第二导电类型掺杂区，例如，通过离子植入形成的n型掺杂区。在一个实例实施例中，像素晶体管区PTR的相应栅极及源极/漏极大体上经对准以形成具有对应于半导体材料338的Y方向的长度方向的晶体管沟道区，例如(N)沟道区。
如图4中描绘的实例中所展示，触点经提供在像素区PR的每一栅极上以传输TX1及TX2信号，且在像素晶体管区PTR的每一栅极上以传输RST、DFD及RS信号。触点也经提供在各种源极/漏极340上以耦合到电容器CAP、例如电压VDD的电压，或以输出例如电压Vout的信号。其它触点可经提供在一或多个源极/漏极340上以耦合到例如浮动扩散322的端子。此源极/漏极340也可被称为第一浮动扩散(FD1)的部分，且在图4中被指涉为FD1'。
如上文所描述，像素单元310A包含安置在半导体材料338的前侧中的深沟槽隔离结构342C。这个深沟槽隔离结构在下文也可被称为前侧深沟槽隔离(F-DTI)结构。在实例实施例中，前侧深沟槽隔离结构342C安置在像素单元310的像素晶体管区PTR与像素区PR之间。前侧深沟槽隔离结构342C延伸到半导体材料338中达大于下文所描述的延伸到半导体衬底或材料338中的浅沟槽隔离结构344的第二深度的第一深度。
如图4中描绘的实例所说明，像素单元310A还包含出于隔离目的安置在半导体材料338的前侧中的浅沟槽隔离(STI)结构344。例如，每一像素单元310的像素晶体管区PTR包含定位在像素晶体管区PTR的第一晶体管区段346(例如，复位晶体管、双浮动扩散晶体管等)与像素晶体管区PTR的第二晶体管区段348(例如，放大器晶体管，行选择晶体管)之间的浅沟槽隔离区344C。浅沟槽隔离结构344延伸到半导体材料338中达小于前侧深沟槽隔离结构342的第一深度的第二深度。浅沟槽隔离结构344可与前侧深沟槽隔离结构342C互连以在像素晶体管区PTR内的区段之间且在像素区PR与像素晶体管区PTR之间提供隔离。
如上文简要地论述及下文更详细地论述，根据本公开的方法论及技术的实例实施例涉及具有沟槽隔离结构的布置的像素单元，所述沟槽隔离结构包含将像素阵列的晶体管沟道区与像素区(例如，光电二极管)隔离的前侧深沟槽隔离结构及前侧浅沟槽隔离结构两者。实例实施例还包含在像素晶体管区下面延伸以使像素晶体管区的P阱区“浮动”的深(N)掺杂阱，如下文将更详细地描述。
同样如下文将更详细地描述，可利用多种材料及制造技术来形成像素阵列302。半导体材料338可具有Si(例如，单晶或多晶Si)的组合物。栅极可具有包含钨或多晶硅的组合物。电介质层(未展示)可具有氧化硅SiO2、氧化铪HfO2或所属领域的一般技术人员已知的任何其它合适电介质的组合物。触点可由具有低欧姆电阻率的任何掺杂材料构成。其它金属、半导体及绝缘材料也可用于像素阵列302，如所属领域的一般技术人员已知。半导体衬底或材料中的掺杂区可通过扩散、植入等而形成。将明白，说明性实施例中的掺杂极性及/或掺杂类型(例如，P型、N型等)可在替代实施例中颠倒。如所属领域的一般技术人员已知，例如光刻、遮蔽、化学蚀刻、离子植入、热蒸镀、化学气相沉积、溅镀等的制造技术可用于制造像素单元310、像素阵列302及/或图像传感器100。
图5A到5C分别是沿着图3的线A-A与图4的线B-B及C-C截取的例如像素阵列302的像素阵列的部分的横截面视图。图5A描绘穿过像素单元310的像素晶体管区PTR从像素阵列302的第一端332到像素阵列302的第二端334的像素阵列302的纵向横截面。图5B是跨放大器晶体管栅极324，即，沿着放大器晶体管的沟道宽度方向或沿着线B-B的图4的像素单元310A的像素晶体管区PTR的横向横截面视图。因而，图5B描绘跨像素单元310A的像素晶体管区PTR的横截面视图，像素单元310A邻近像素单元310A的像素区PR及邻近像素单元的像素区PR安置。图5C是沿着线C-C穿过源极/漏极区340的图4的像素单元310A的像素晶体管区PTR的横向横截面视图。
如图5A中描绘的实例中所展示，像素晶体管区PTR形成或以其它方式安置在具有第一表面354(例如，前侧354)及与第一表面354相对的第二表面356(例如，背侧356)的半导体衬底或材料338中。半导体材料338具有第一导电类型，例如P型掺杂半导体材料。在实例实施例中，半导体材料338是大约3.0μm到6.0μm厚，但可采用其它半导体材料厚度。
如图5A中描绘的实例中所展示，每一像素单元310的像素晶体管区PTR包含形成或以其它方式安置在半导体材料338的前侧354中/上的多个晶体管栅极，包含复位晶体管栅极328、双浮动扩散晶体管栅极330、放大器晶体管栅极324及行选择栅极326，以及源极/漏极340。在一个实例实施例中，像素晶体管区PTR的相应栅极及源极/漏极大体上经布置以形成具有对应于半导体衬底或材料338的y方向的长度方向的晶体管沟道区，例如(N)沟道区，如图3中所描绘。
如图5A到5C中描绘的实例中所展示，第一导电类型的第一掺杂阱区382或第一P阱(PW1)区382安置在半导体材料338中，其从半导体材料338的前侧354沿深度方向延伸到半导体材料338中。对于每一像素单元，第一P阱区382定位在晶体管栅极324、326、328、330下面且包围与像素晶体管相关联的源极/漏极340。第一P阱区382经布置以具有与第一导电类型相反的第二导电类型的浮动扩散(例如，浮动扩散FD1’、FD2)。第二导电类型的像素晶体管(例如，复位晶体管、源极跟随器、双浮动扩散晶体管、行选择晶体管)的源极/漏极340形成在第一P阱区382中。
在实例实施例中，第一P阱区382从像素单元的第一行纵向地(例如，在y方向上)延伸到像素单元的最后一行，如图5A中所展示，且在深沟槽隔离结构342C之间横向地(例如，在x方向上)延伸，如图5B到5C中所展示。在实例实施例中，例如，以大约E12/cm2的剂量水平用P型掺杂剂(硼(B)、铝(Al)等)植入第一P阱区382。
薄膜电介质层，例如电介质层370安置在半导体衬底338上。安置在晶体管栅极下面的薄膜电介质层370的部分用作栅极氧化物，且安置在半导体衬底338上的薄膜电介质层370的其它部分使半导体衬底338的前侧表面钝化。薄膜电介质层370可通过热氧化或氧化沉积而形成。在一些实施例中，第一P阱区382延伸到半导体材料338的前侧354中达约1.5μm的深度。
像素阵列302还包含从半导体材料338的背侧356沿深度方向延伸到半导体材料338中的第一导电类型的第二掺杂阱区384或P阱(PW2)区384。在图5A到5C的所说明实施例中，第二P阱区384从像素阵列302的第一端332横向地延伸到像素阵列302的第二端334，其上区邻近深沟槽隔离结构342A、342B的下部分。在实例实施例中，第二P阱区384经耦合到接地以提供晶体管操作参考。
仍然参考图5A到5C，第二导电类型的深掺杂阱区386或深N阱(DNW)区386经安置在半导体衬底或材料338中，例如，P型掺杂半导体材料338，以将第一及第二P阱区382、384分开。在实例实施例中，例如，在相对于半导体衬底的前侧的约1.5μm的深度处以大约E13/cm2且大于第一及第二P阱区382、384的剂量水平的剂量水平用砷(As)植入深N阱区386，以在第一与第二P阱区382、384之间提供隔离。深(N)掺杂阱区或深N阱(DNW)区386将第一掺杂阱区382及第二掺杂阱区384电隔离。在一个实例中，第一掺杂阱区382及第二掺杂阱区384可在相同植入工艺中形成，且此后与具有更大掺杂浓度的深(N)掺杂阱区386反掺杂以将第一掺杂阱区382及第二掺杂阱区384分开。
在图5A中所描绘的实例中，像素阵列302还包含从半导体材料338的前侧354延伸到半导体材料338中达第一深度的前侧深沟槽隔离结构(F-DTI)342。例如，前侧深沟槽隔离结构342包含安置在像素阵列302的第一端332处的像素单元的第一行外部(即，在y方向上在上方)的第一深沟槽隔离结构342A，及安置在像素阵列302的第二端334处的像素单元的最后一行外部(即，在y方向上在下方)的第二深沟槽隔离结构342B。在图5B、5C中所描绘的实例中，前侧深沟槽隔离结构342包含安置在像素单元310的像素晶体管区与像素区之间的第三深沟槽隔离结构342C。在实例实施例中，深沟槽隔离结构342延伸到半导体中材料338达大于深(N)阱区386相对于半导体材料338的前侧354的深度的第一深度，且在一些实施例中，延伸到大约2.4到2.5μm的深度。在一些实施例中，前侧深沟槽隔离结构342包含电介质填充材料(例如，氧化硅)。
在所说明实施例中，深N阱区386在靠近像素阵列302的第一端332的深沟槽隔离结构342A与靠近像素阵列302的第二端334的深沟槽隔离结构342B之间延伸。在一个实例中，深N阱区386邻近深沟槽隔离结构342A及深沟槽隔离结构342B的侧形成。
像素阵列302的像素晶体管区PTR也包含从半导体衬底或材料338的前侧354延伸到半导体材料338中达第二深度的浅沟槽隔离(STI)结构344。例如，浅沟槽隔离结构344包含将邻近像素单元310的光电二极管PD隔离的浅沟槽隔离结构344A、将邻近像素单元310的像素晶体管区PTR隔离的浅沟槽隔离结构344B，及将每一像素单元310的像素晶体管区PTR的区段隔离的浅沟槽隔离结构344C。在实例实施例中，浅沟槽隔离结构344的第二深度小于深沟槽隔离结构342的第一深度。浅沟槽隔离结构344的第二深度小于深掺杂阱区386的植入深度。在实例实施例中，浅沟槽隔离结构344延伸到半导体材料338中达近似在约0.6μm与约1.5μm之间的第二深度。在一些实施例中，浅沟槽隔离结构344包含电介质填充材料(例如，氧化硅)。
在图5A中所描绘的实例中，像素阵列302进一步包含在像素阵列302的第一端332处邻近深沟槽隔离结构342A安置在深N阱区386上方的第二导电类型的第一掺杂阱区390A或N阱区390A。N阱区390A接触深N阱区386的顶部，且分别邻近深沟槽隔离结构342A及P阱区382的侧。N阱区390A还邻近第一端332处的浅沟槽隔离结构344C。在实例实施例中，在距半导体衬底338的前侧354约0.30μm、约0.9μm及约1.5μm的深度处例如用砷(As)植入N阱区390A。安置在N阱区390A上方且夹在深沟槽隔离结构342A与浅沟槽隔离结构344C之间的是用于将偏置电压提供到N阱区390A及深N阱区386的源极/漏极340。在实例实施例中，源极/漏极340可通过金属触点耦合到例如偏置电压VDD的电压。在实施例中，分别安置在N阱区390A、390B上方的源极/漏极340可具有高于N阱区390A、390B的掺杂浓度(例如，重掺杂)。
类似地，像素阵列302包含在像素阵列302的第一端332处邻近深沟槽隔离结构342A安置在深N阱区386上方的第二导电类型的第二掺杂阱区390B或N阱区390B。N阱区390B接触深N阱区386的顶部，且分别邻近深沟槽隔离结构342B及P阱区382的侧。N阱区390B还接触第二端334处的浅沟槽隔离结构344C。在实例实施例中，在距半导体衬底338的前侧354约0.30μm、约0.9μm及约1.5μm的深度处例如用砷(As)植入N阱区390B。安置在N阱区390B上方且夹在深沟槽隔离结构342B与浅沟槽隔离结构344C之间的是用于将偏置电压提供到N阱区390A及深N阱区386的源极/漏极340。在实例实施例中，源极/漏极可通过金属触点耦合到例如偏置电压VDD的电压。第一掺杂阱区390A及第二掺杂阱区390B电连接深N阱区386。因此，将深N阱区386箝位在由电源电压VDD确定的偏置电压。
深沟槽隔离结构(F-DTI)342A、342B、342C，第一掺杂阱区390A，第二掺杂阱区390B，深N阱区386共同形成将像素晶体管区PTR的第一掺杂阱区382与其它像素晶体管区PTR的第一掺杂阱区382及第二掺杂阱区384隔离的隔离结构。这个布置允许含有浮动扩散(FD1’、FD2)的第一掺杂阱区382及像素阵列302中的像素晶体管的源极/漏极区各自浮动以消除结泄漏路径，使得没有电流在第一掺杂阱区382中流动，由此防止结泄漏。
在一个实施例中，可基于施加到深N阱区386的偏置电压(例如，VDD)、与第一掺杂阱区382及N阱区390A或390B相关联的结电压、与第一掺杂阱区382及深N阱区386相关联的结电压、及与深N阱区386及第二掺杂阱区384相关联的结电压、以及第二掺杂阱区384的电位(例如，接地)来确定第一掺杂阱区382的电位。因而，可基于偏置电压调整形成在第一掺杂阱区382中的像素晶体管的阈值电压。
图6是说明根据本公开的教示的用于制造例如像素阵列302的像素阵列的方法的一个实例的流程图。将明白，可以任何顺序或同时实行以下方法步骤，除非以明确方式阐述或鉴于(若干)各种操作的上下文理解顺序。还可实行额外工艺步骤，包含化学机械抛光、遮蔽、额外掺杂等。
参考图6中所描绘的实例方法，且参考图3、4、5A到5C，在一个实例中，本公开尤其以一种制造像素阵列的方法为特征，所述方法包括以下步骤：提供半导体材料或衬底338；形成在半导体材料338中延伸达第一深度的多个前侧深沟槽隔离(FDTI)结构，例如前侧深沟槽隔离结构342A、342B及342C；形成延伸达小于第一深度的第二深度的多个前侧浅沟槽隔离(STI)结构，例如前侧浅沟槽隔离结构344；在半导体衬底338中形成分别在前侧深沟槽隔离结构342A、342B之间延伸的第一及第二P阱区382、384；在第一与第二P阱区382、384中间且在前侧深沟槽隔离结构342A、342B之间形成将第一及第二P阱区382、384分开的深N阱区，例如深N阱区386；分别邻近前侧深沟槽隔离结构342A、342B在深N阱区386上方形成第一及第二N阱区，例如N阱区390A、390B，其中第一及第二N阱区电连接深N阱区386。
方法的实施例进一步包括分别邻近前侧深沟槽结构342A、342B在第一及第二N阱区390A、390B上方形成第一及第二掺杂区，例如第一及第二源极/漏极340的步骤。在实例实施例中，第一及第二源极/漏极340可分别夹在前侧深沟槽隔离结构342A、342B与例如浅沟槽隔离结构344C之其它前侧沟槽隔离结构之间。在实例实施例中，第二P阱区384可经耦合到接地，且第一及第二掺杂区340可经耦合到电力供应器以将N阱区386箝位在电力供应器的偏置电压。因此，可含有像素晶体管区PTR的像素晶体管的第一P阱区382可配置为浮动的。
在方法的一些实例实施例中，形成前侧浅沟槽隔离结构344包含首先通过图案化及蚀刻半导体衬底或材料338的前侧354来形成前侧浅沟槽隔离(STI)沟槽。例如，图案化及蚀刻(例如，经由干式及/或湿式蚀刻)半导体衬底或材料338的前侧354以形成随后将产生前侧浅沟槽隔离结构344的沟槽。在实例实施例中，浅沟槽隔离(STI)沟槽形成在例如在像素单元的中间行中的邻近像素单元的像素区之间，且形成在例如在像素单元的中间行中的邻近像素单元的像素晶体管区之间，如图3、4、5A到5C中所展示。
在方法的一些实例实施例中，形成前侧深沟槽隔离结构344包含首先通过图案化及蚀刻半导体衬底或材料338的前侧354来形成前侧深沟槽隔离(FDTI)沟槽。例如，图案化及蚀刻(例如，经由干式及/或湿式蚀刻)半导体衬底或材料338的前侧354以形成随后将产生前侧深沟槽隔离结构342的沟槽。在实例实施例中，形成下列前侧深沟槽隔离(DTI)沟槽，如图3、4、5A到5C中所展示。
-第一前侧(DTI)沟槽，其邻近像素阵列302的第一端332形成在像素单元的第一行上方；
-第二前侧(DTI)沟槽，其邻近像素阵列302的第二端334形成在像素单元的最后一行下方；及
-多个第三前侧(DTI)沟槽，它们形成在从像素单元的第一行到像素单元的最后一行的每一像素单元的像素晶体管区与像素区之间。
方法继续如下。在形成前侧(STI)及(DTI)沟槽之后，在经形成的前侧沟槽中沉积氧化物材料(例如，氧化硅)填料以形成前侧深沟槽结构342及前侧浅沟槽结构344。在一个实施例中，氧化物材料沉积可在半导体材料的前侧上进一步形成薄电介质材料层。任选地，此后可应用化学机械抛光工艺。接下来，在半导体衬底338中形成在前侧深沟槽结构342A、342B之间延伸的P阱区。P阱区可通过任何常规工艺，例如离子植入等而形成。在实例实施例中，例如，以大约E12/cm2的剂量水平用P型掺杂剂(硼(B)、铝(Al)等)植入P阱区。
接着，形成第一N阱区386以将P阱区分成第一及第二P阱区382、384。在那方面，N阱区386在前侧深沟槽结构342A、342B之间延伸，由此使具有形成在其中的像素晶体管的浮动扩散及源极/漏极的第一P阱区382浮动。因而，可消除与浮动扩散区相关联的任何结泄漏路径以防止结泄漏。再次，N阱区386可通过任何常规工艺，例如离子植入等而形成。在实例实施例中，例如在约1.5μm的深度处以大约E13/cm2的剂量水平用砷(As)植入深N阱区386。在一个实施例中，第二P阱区384可耦合到接地。
方法继续，其中邻近第一深沟槽隔离结构342A在第一N阱区386上方形成第二N阱区390A，且邻近第二深沟槽隔离结构342B在第一N阱区386上方形成第三N阱区390B。第一及第二N阱区390A、390B可通过任何常规工艺，例如离子植入等而形成。在实例实施例中，例如，在相对于半导体衬底或材料388的前侧约0.30μm、约0.9μm及约1.5μm的深度处用砷(As)植入第一及第二N阱区390A、390B。
一旦第一、第二及第三N阱区386、390A、390B被形成，方法就继续，例如，通过在第一P阱区382中形成像素晶体管的源极/漏极区340，在第一N阱区390A上方且邻近前侧深沟槽结构342A形成第一重掺杂区，及在第三N阱区390B上方且邻近前侧深沟槽结构342B形成第二重掺杂区。在实例实施例中，第一及第二重掺杂区可耦合到电力供应器以将第一N阱区386箝位在电力供应器的偏置电压。
当然，接着可实行额外工艺步骤，包含化学机械抛光，以及在半导体衬底338的前侧354上形成晶体管栅极。类似地，如果尚未完成，那么可形成像素或像素区PR的光电二极管、浮动扩散传送门、掺杂阱等。
虽然上文所描述的实例实施例涉及共享像素单元，但其它架构，包含非共享像素单元(例如，每像素晶体管区一个光敏区)可采用本公开的方法论及技术。而且，本申请案可引用数量及数目。除非明确陈述，否则此类数量及数目不应被视为是限制性的，而是示范与本申请案相关联的可能数量或数目。此外，在这方面，本申请案可使用术语“多个”来指代数量或数目。在这方面，术语“多个”意思是一个以上的任何数目，例如，两个、三个、四个、五个等。术语“约”、“大约”、“接近”等意味着所陈述值的加或减5％。出于本公开的目的，短语“A及B中的至少一者”等效于“A及/或B”或反之亦然，即，单独“A”或单独“B”或“A及B”。类似地，短语“A、B及C中的至少一者”例如意味着(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)，当列出超过更多个元件时包含所有进一步可能排列。
本公开的所说明实例的以上描述，包含摘要中所描述的内容并不意在是详尽的或限制所揭示的精确形式。虽然本文中出于说明性目的而描述本公开的特定实施例及实例，但在不背离所主张标的物的更广泛精神及范围的情况下，各种等效修改是可能的。实际上，应明白，特定实例电压、电流、频率、功率范围值、时间等是出于解释目的而提供，且还可在根据本公开的教示的其它实施例及实例中采用其它值。
鉴于上述详细描述，可对所揭示标的物的实例进行这些修改。所附权利要求书中所使用的术语不应被解释为将所主张标的物限于说明书及权利要求书中所揭示的特定实施例。相反，范围将完全由所附权利要求书确定，所附权利要求书应根据权利要求解释的既定原则来解释。本说明书及附图因此被认为是说明性的而非限制性的。

Claims (20)

1.一种具有第一端及第二端的像素阵列，所述像素阵列包括：
半导体衬底，其具有前侧及背侧；
多个像素单元，其形成在所述半导体衬底中且布置成矩阵，所述多个像素单元包括邻近所述第一端的像素单元的第一行、邻近所述第二端的像素单元的最后一行，及安置在像素单元的所述第一行与所述最后一行之间的像素单元的多个中间行，包含在所述多个像素单元中的每一像素单元包括具有至少一个光敏元件的像素区及像素晶体管区；
前侧深沟槽隔离结构，其延伸到所述半导体衬底的所述前侧中达第一深度；及
前侧浅沟槽隔离结构，其延伸到所述半导体衬底的所述前侧中达第二深度，其中所述第二深度小于所述第一深度；
其中所述前侧深沟槽隔离结构包含邻近所述像素阵列的所述第一端安置在像素单元的所述第一行上方的第一深沟槽隔离结构、邻近所述像素阵列的所述第二端安置在像素单元的所述最后一行下方的第二深沟槽隔离结构，及安置在从像素单元的所述第一行到像素单元的所述最后一行的所述每一像素单元的所述像素晶体管区与像素区之间的多个第三深沟槽隔离结构；
其中所述前侧浅沟槽隔离结构定位在像素单元的所述多个中间行中的邻近像素单元的所述像素区之间且进一步定位在像素单元的所述多个中间行中的所述邻近像素单元的所述像素晶体管区之间。
2.根据权利要求1所述的像素阵列，其中所述第一深沟槽隔离结构、所述第二深沟槽隔离结构及所述多个第三深沟槽隔离结构形成前侧深沟槽隔离栅格结构。
3.根据权利要求1所述的像素阵列，其中包含在所述多个像素单元中的所述每一像素单元的所述像素晶体管区包含具有第一导电性类型的第一掺杂阱区、具有所述第一导电性类型的第二掺杂阱区，及将所述第一掺杂阱区与所述第二掺杂阱区分开且具有不同于所述第一导电性类型的第二导电性类型的第三掺杂阱区。
4.根据权利要求3所述的像素阵列，其中包含在所述多个像素单元中的所述每一像素单元的所述像素晶体管区包含多个晶体管栅极及与多个晶体管相关联的多个源极/漏极，所述第一掺杂阱区定位在所述多个晶体管栅极下面且与所述多个源极/漏极呈包围关系。
5.根据权利要求4所述的像素阵列，其中所述第三掺杂阱区的第一侧邻近所述第一深沟槽隔离结构安置，且其中所述第三掺杂阱区的第二侧邻近所述第二深沟槽隔离结构安置，以将所述第一掺杂阱区与所述第二掺杂阱区隔离。
6.根据权利要求5所述的像素阵列，其中所述第一掺杂阱区是浮动的且所述第二掺杂阱区耦合到接地。
7.根据权利要求6所述的像素阵列，其中所述多个源极/漏极中的一者连接到电压源。
8.根据权利要求3所述的像素阵列，其进一步包括
第四掺杂阱区，其具有所述第二导电性类型且邻近所述第一深沟槽隔离结构定位在所述第一端处；及
第五掺杂阱区，其具有所述第二导电性类型且邻近所述第二深沟槽隔离结构定位在所述第二端处。
9.根据权利要求8所述的像素阵列，其中所述第四掺杂阱区及所述第五掺杂阱区定位在所述第三掺杂阱区上方并与所述第三掺杂阱区接触，且其中所述第四掺杂阱区及所述第五掺杂阱区电连接到所述第三掺杂阱区。
10.根据权利要求8所述的像素阵列，其进一步包括第一掺杂区及第二掺杂区，所述第一掺杂区及所述第二掺杂区的每一者具有所述第二导电性类型，且从所述半导体衬底的所述前侧中延伸，其中所述第一及第二掺杂区分别电连接所述第四及第五掺杂阱区，且其中所述第一及第二掺杂区经调适以耦合到电力供应器V1，以将所述第三掺杂阱区箝位在所述电力供应器V1的偏置电压。
11.根据权利要求3所述的像素阵列，其中所述第一及第二掺杂阱区是P型掺杂阱区且其中所述第三掺杂阱区是N型掺杂阱区。
12.根据权利要求3所述的像素阵列，其中所述深沟槽隔离结构延伸到所述半导体衬底中达大于所述第三掺杂阱区的植入深度的深度。
13.一种用于在具有前侧及背侧的半导体衬底中制造像素阵列的方法，所述像素阵列具有形成在所述半导体衬底中且布置成矩阵的多个像素单元，包含在所述多个像素单元中的每一像素单元包括具有至少一个光敏区的像素区及像素晶体管区，所述方法包括：
在所述半导体衬底的所述前侧中形成具有第一深度的深沟槽隔离结构；
在所述半导体衬底的所述前侧中形成具有小于所述第一深度的第二深度的浅沟槽隔离结构，
其中所述深沟槽隔离结构包含邻近所述像素阵列的第一端安置在像素单元的第一行上方的第一深沟槽隔离结构、邻近所述像素阵列的第二端安置在像素单元的最后一行下方的第二深沟槽隔离结构，及安置在从像素单元的所述第一行到像素单元的所述最后一行的所述每一像素单元的所述像素晶体管区与像素区之间的多个第三深沟槽隔离结构，且其中所述多个像素单元进一步包括安置在像素单元的所述第一行与所述最后一行之间的像素单元的多个中间行；
其中所述浅沟槽隔离结构包含定位在与像素单元的所述多个中间行相关联的邻近像素单元的所述像素区之间的第一浅沟槽隔离结构，及定位在与像素单元的所述多个中间行相关联的所述邻近像素单元的所述像素晶体管区之间的第二浅沟槽隔离结构。
14.根据权利要求13所述的方法，其进一步包括
在所述半导体衬底中形成在所述第一与第二深沟槽隔离结构之间延伸的第一及第二掺杂阱区，所述第一及第二掺杂阱区各自具有第一导电性类型。
15.根据权利要求14所述的方法，其进一步包括在所述第一与第二掺杂阱区之间形成第三掺杂阱区，其中所述第三掺杂阱区具有不同于所述第一及第二掺杂阱区的所述第一导电性类型的第二导电性类型，所述第一及第二深沟槽隔离结构在所述半导体衬底中延伸达大于所述第三掺杂阱区的植入深度的深度。
16.根据权利要求15所述的方法，其进一步包括
分别邻近所述第一及第二深沟槽隔离结构形成在所述第三掺杂阱区上方且电耦合到所述第三掺杂阱区的第四及第五掺杂阱区，所述第四及第五掺杂阱区形成为具有所述第二导电性类型。
17.根据权利要求16所述的方法，其进一步包括
邻近所述第一及第二深沟槽隔离结构在所述第四及第五掺杂阱区上方形成第一及第二重掺杂区，所述第一及第二重掺杂区形成为具有所述第二导电性类型。
18.根据权利要求17所述的方法，其进一步包括
将所述第二掺杂阱区耦合到接地；及
将所述第一及第二重掺杂区耦合到电力供应器以将所述第三掺杂阱区箝位在所述电力供应器的偏置电压。
19.根据权利要求18所述的方法，其进一步包括
在所述半导体衬底的所述前侧上形成多个晶体管栅极；及
在所述半导体衬底中形成多个源极/漏极，
其中所述第一掺杂阱区定位在所述多个晶体管栅极下面且与所述多个源极/漏极呈包围关系。
20.根据权利要求17所述的方法，其中所述第四及第五掺杂阱区安置在相对于所述半导体衬底的所述前侧的多个深度处，且其中所述第三掺杂阱区的所述植入深度大于所述第四及第五掺杂阱区的所述多个深度中的任一者，且其中所述第三、第四及第五掺杂阱区是N型掺杂阱区。
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