CN207503955U - 电子装置 - Google Patents

电子装置 Download PDF

Info

Publication number
CN207503955U
CN207503955U CN201721401780.6U CN201721401780U CN207503955U CN 207503955 U CN207503955 U CN 207503955U CN 201721401780 U CN201721401780 U CN 201721401780U CN 207503955 U CN207503955 U CN 207503955U
Authority
CN
China
Prior art keywords
substrate
face
housing
short side
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201721401780.6U
Other languages
English (en)
Inventor
板东晃司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Application granted granted Critical
Publication of CN207503955U publication Critical patent/CN207503955U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4075—Mechanical elements
    • H01L2023/4087—Mounting accessories, interposers, clamping or screwing parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

本实用新型提供电子装置，课题为提高其性能。电子装置(EA1)具有：基板(CS1)，具有供半导体芯片搭载的上表面(表面)(CSt)和上表面相反侧的下表面(背面)(CSb)；框体(壳体)(HS)，经由粘接材料(BD1)固定于基板。框体具有在X方向上分别形成于一个短边侧和另一短边侧的贯通孔。基板配置于上述贯通孔之间。基板的上表面的一部分以与层差面的一部分相对的方式被固定，层差面形成于框体的与下表面(HSb)不同的高度。此外，层差面中沿着框体短边延伸的部分即层差面(Hf6)与基板的上表面之间的间隔(距离D1)比层差面中沿着框体长边延伸的部分即层差面(Hf5)与基板的上表面之间的间隔(距离D3)大。

Description

电子装置
技术领域
本实用新型涉及电子装置(半导体模块)，例如涉及适用于安装有将搭载于基板上的半导体部件覆盖的壳体的电子装置的有效技术。
背景技术
在日本特开平08-236667号公报(专利文献1)中记载有在布线基板上搭载有多个半导体器件的电子装置，其中，多个半导体器件封固有形成有绝缘栅双极晶体管(IGBT：Insulated Gate Bipolar Transistor)的半导体芯片和形成有二极管的半导体芯片。
现有技术文献
专利文献
专利文献1：日本特开平08-236667号公报
发明内容
在对空气调节装置、汽车或者各种工业设备等进行驱动的供电系统中组装有逆变器电路等电力转换电路。作为该电力转换电路的构成例，存在一种电子装置(电力转换装置、半导体模块)，该电子装置在一个基板上搭载有具有作为开关元件工作的晶体管(功率晶体管)的多个半导体芯片，且这些半导体芯片相互电连接。
作为电子装置的形态，具有搭载在基板上的半导体芯片等多个半导体部件经由基板上的布线或者导线等导电性部件相互连接的构成。此外还存在下述构造：通过在基板上安装具有螺钉插入用的贯通孔的壳体，并将壳体螺合固定于安装基板等上，能够将电子装置固定在安装基板上(以下将具有上述构造的模块称为壳体模块)。
作为提高上述壳体模块即电子装置的性能的对策的一环，本申请发明人针对降低壳体模块的安装面积进行了研究。其结果发现，在壳体模块中，根据插入螺钉的孔的位置不同，存在用螺合固定的力传递到基板并损伤基板的情况。
其他课题和新的特征根据本说明书的记载和附图能够明确。
一实施方式的电子装置包括：基板，其具有供半导体芯片搭载的表面和上述表面的相反侧的背面；和经由粘接材料固定于上述基板的壳体。上述壳体在作为长边方向的第一方向上具有形成于一个短边侧的第一孔和形成于另一短边侧的第二孔。从上述基板的背面侧观察的俯视下，上述基板配置于上述第一孔与上述第二孔之间。上述基板的表面的一部分以隔着上述粘接材料与层差面(其形成于上述壳体的与下表面不同高度)的一部分相对的方式固定。此外，上述层差面之中沿着上述壳体的短边延伸的部分与上述基板的上述表面之间的间隔大于上述层差面之中沿着上述壳体的长边延伸的部分与上述基板的上述表面之间的间隔。
发明效果
根据上述一实施方式，能够提高电子装置的性能。
附图说明
图1是在直流电源与三相感应电动机之间配置有三相的逆变器电路的电路图。
图2是说明三相的逆变器电路的动作的时序图。
图3是表示一实施方式的包括逆变器电路和三相感应电动机的电动机电路的构成的电路图。
图4是表示形成有图3所示的晶体管的半导体芯片的表面侧的形状的俯视图。
图5是表示图4所示的半导体芯片的背面的仰视图。
图6是表示图4和图5所示的半导体芯片所具有的晶体管的构造例的剖视图。
图7是表示形成有图3所示的二极管的半导体芯片的表面侧的形状的俯视图。
图8是表示图7所示的半导体芯片的背面的仰视图。
图9是表示图7和图8所示的半导体芯片所具有的二极管的构造例的剖视图。
图10是表示图3所示的电子装置的外观的立体图。
图11是表示图10所示的电子装置的背面侧的仰视图。
图12是沿着图11的A－A线的剖视图。
图13是表示图11所示的基板的上表面侧的布局的俯视图。
图14是表示将图10所示的电子装置粘接在安装基板上后螺合固定了的状态的剖视图。
图15是将作为对于图14的研究例的电子装置粘接在安装基板上后螺合固定了的状态的剖视图。
图16是表示图14中放大示出的粘接材料变形前的状态的放大剖视图。
图17是表示与图16所示的凸缘部位于相反侧的凸缘部上的粘接材料的周边的放大剖视图。
图18是表示图11所示的框体的下表面侧的仰视图。
图19是在沿着图18的A－A线的剖面中将层差面的周边放大示出的放大剖视图。
图20是在沿着图18的A－A线的剖面中将与图19所示的层差面位于相反侧的层差面的周边放大示出的放大剖视图。
图21是表示在沿着图18的B－B线的剖面中层差面与基板的关系的放大剖视图。
图22是表示图10所示的电子装置的组装流程的说明图。
图23是在图22所示的基板准备工序中准备的基板的剖视图。
图24是表示在图23所示的基板上搭载有多个半导体芯片的状态的剖视图。
图25是表示在图24所示的半导体芯片连接导线后的状态的剖视图。
图26是表示在图25所示的基板上搭载有多个端子的状态的剖视图。
图27是示意地表示在图26所示的基板安装框体的工序的剖视图。
图28是表示对于图21的变形例的放大剖视图。
图29是表示对于图21的其他变形例的放大剖视图。
附图标记说明
ADP 阳极(阳极焊垫、表面电极)
BD1 粘接材料(胶水)
BD2 热传导材料(散热膏)
BOL 螺钉
BP1 基板(安装基板、底板)
BPt 上表面(面、主面、安装面)
BW 导线(导电性部件)
CAP 电容元件
CDP 阴极(阴极焊垫、背面电极)
CP 集电极(集电极焊垫、背面电极)
CS1 基板
CSb 下表面(背面、主面、面)
CSe1，CSe2 边(长边、基板边)
CSe3，CSe4 边(短边、基板边)
CSt 上表面(面、表面、主面)
Css1，Css2 侧面(长侧面)
Css3，Css4 侧面(短侧面)
D1，D2，D3，D4，D5，D6，D7，P1，P2，P3，P4 距离(间隔、分隔距离)
E 直流电源
E1，E2 电位
EA1，EA2，EA3，EAH 电子装置
EF1 外力
EP 发射极(发射极焊垫、表面电极)
ER，NR1，NR2，NR3，NR4，PR1，PR2，PR3，PR4 半导体区域
FLG 凸缘部(部分)
FWD 二极管(续流二极管)
GC 栅极控制电路
GE 栅极
GOX 栅极绝缘膜
GP 栅极(栅极焊垫、表面电极)
Hf1，Hf3，Hf9，Hf10，HSb 下表面(面、被安装面)
Hf2，Hf4 上表面(面、螺钉插入面、凸缘部上表面)
Hf5，Hf6，Hf7，Hf8，Hf11，Hf12，Hf13，Hf14，Hf15，Hf16层差面(面、基板保持面)
HS 框体(壳体、外壳)
HSe1，HSe2，HSe5，HSe6 边(长边、框体边)
HSe3，HSe4，HSe7，HSe8 边(短边、框体边)
HSF 支承部(框架)
Hsi1，Hsi2，Hsi3，Hsi4 内侧面
HST 盖部(盖材料、盖部件、盖)
HT 高侧端子(正电位端子)
INV 逆变器电路
LD 端子
LG1，LG2，LG3 桥臂
LT 低侧端子(负电位端子)
MG 封固材料(胶状绝缘材料)
MP，MPB，MPH，MPL，MPT，MPU，MPV，MPW 金属图案(由金属形成的图案、金属膜、图案)
MPb 下表面(背面)
MPt 上表面(表面)
MT 三相感应电动机
PKT 收容部(部分)
Q1 晶体管
RT 转子
SC1，SC2，SCH，SCL 半导体芯片
SCb 背面(面、下表面、主面)
SCt 表面(面、上表面、主面)
SD 导电性粘接材料(芯片焊接材料、导电性部件、连接部件、接合材料)
STG 支承台
SW1，SW2，SW3，SW4，SW5，SW6 开关
THH 贯通孔(孔、螺纹孔、螺钉插入孔)
TR 沟槽
TU 输出端子
TV 输出端子
TW 输出端子
VL1 假想线(中心线)
具体实施方式
(本申请的记载形式、基本术语、用法的说明)
本申请中，根据需要为了方便起见，实施方式的记载分为多个部分等记载，但是除了特别明示并非如此的情况以外，它们并不是相互独立的，不管记载的前后顺序，关于单个例子的各部分，一方是另一方的一部分细节或者一部分或者全部的变形例等。此外，原则上省略相同部分的反复说明。此外，除了特别明示并非如此的情况、理论上限定为该数的情况、以及从前后文看明显不是这样的情况以外，实施方式的各构成要素不是必须的。
同样在实施方式等的记载中，对于材料、组份等，“由A形成的X”等说法，除了特别明示并非如此的情况以及从前后文看明显不是这样的情况以外，不排除包括A以外的要素的情况。例如，谈到成分，是“作为主要成分而包含A的X”等意思。例如“硅部件”等说法，不限定于纯粹的硅，当然也包括SiGe(硅锗)合金等以硅为主要成分的多元合金、含有其他添加物等的部件。此外，镀金、Cu层、镀镍等说法，除了特别明示并非如此的情况以外，不仅包括纯金属部件，还包括分别以金、Cu、镍等为主要成分的部件。
而且，当言及特定的数值、数量时，也是除了特别明示并非如此的情况、理论上限定于该数的情况以及从上下文来看明显不是这样的情况以外，可以是超过该特定的数值的数值，也可以是小于该特定的数值的数值。
此外，实施方式的各图中，相同或者同样的部分用相同或类似的符号或者附图标记表示，原则上不重复说明。
此外，附图中，相反地，在变得复杂的情况或者与空隙的区别明确的情况下，即使是剖面也存在省略剖面线等的情况。与此相关联，在根据说明等能够明确的情况等下，即使是平面上封闭的孔，也存在省略背景的轮廓线的情况。而且，即使不是剖面，为了明示不是空隙，或者为了明示区域的边界，有时也添加剖面线或者点图案。
本实施方式中，作为在基板上搭载有多个半导体器件的电子装置的例子，举出具有逆变器电路(电力转换电路)的半导体模块即电力转换装置进行说明。
逆变器电路是将直流电转换成交流电的电路。例如，如果交替输出直流电源的正和负，则与此对应电流的方向反转。该情况下，因为电流的方向交替反转，所以能够认为输出的是交流电。这是逆变器电路的原理。此处，即使是交流电，也有以单相交流电和三相交流电为代表的各种方式。本实施方式中，举例说明将直流电转换成三相交流电的三相逆变器电路。但是，本实施方式的技术思想，不限定于适用于三相逆变器电路的情况，例如也能够广泛适用于单相逆变器电路等。
＜三相逆变器电路的构造＞
图1是在直流电源与三相感应电动机之间配置有三相的逆变器电路的电路图。如图1所示，为了从直流电源E转换成三相交流电，使用由开关SW1～SW6这6个开关构成的三相的逆变器电路INV。具体而言，如图1所示，三相的逆变器电路INV具有：将开关SW1和开关SW2串联连接的桥臂LG1、将开关SW3和开关SW4串联连接的桥臂LG2、和将开关SW5和开关SW6串联连接的桥臂LG3，桥臂LG1～桥臂LG3并排连接。此时，开关SW1、开关SW3、开关SW5构成上臂，开关SW2、开关SW4、开关SW6构成下臂。
此外，开关SW1和开关SW2之间的点U与三相感应电动机MT的U相相互连接。同样，开关SW3和开关SW4之间的点V与三相感应电动机MT的V相相互连接，开关SW5和开关SW6之间的点W与三相感应电动机MT的W相相互连接。这样，构成三相的逆变器电路INV。
＜电路动作＞
接着，说明具有上述构成的三相的逆变器电路INV的动作。图2是说明三相的逆变器电路的动作的时序图。如图2所示，三相的逆变器电路INV中，由开关SW1和开关SW2构成的桥臂LG1(参照图1)以如下方式进行动作。例如，当开关SW1导通时，开关SW2断开。另一方面，当开关SW1断开时，开关SW2导通。此外，由开关SW3和开关SW4形成的桥臂LG2(参照图1)以及由开关SW5和开关SW6形成的桥臂LG3(参照图1)分别与桥臂LG1同样地动作。即，当开关SW3导通时，开关SW4断开。另一方面，当开关SW3断开时，开关SW4导通。此外，当开关SW5导通时，开关SW6断开。另一方面，当开关SW5断开时，开关SW6导通。
而且，如图2所示，3组开关对(即，图1所示的桥臂LG1、LG2和LG3)的开关动作以相互具有120度的相位差的方式进行。此时，点U、点V、点W各自的电位根据3组开关对的开关动作，变化为E2(例如0(V)的接地电位)和E1。此外，例如U相与V相之间的线间电压是从U相的电位减去V相的电位而得的电压，所以描绘出变化为+E1、E2(0)、－E1的电压波形。V相与W相之间的线间电压是相对于U相与V相之间的线间电压相位错开了120度的电压波形，而且，W相与U相之间的线间电压是相对于V相与W相之间的线间电压相位错开了120度的电压波形。这样，通过使开关SW1～开关SW6进行开关动作，各个线间电压成为台阶状的交流电压波形，且相互的线间电压的交流电压波形具有120度的相位差。因此，根据三相的逆变器电路INV，能够将从直流电源E供给的直流电转换成三相交流电。
＜电路构成例＞
本实施方式的电子装置EA1(参照图3)用于例如汽车、空气调节装置(空调：airconditioner)、或者工业设备等中使用的三相感应电动机的驱动电路。该驱动电路中包括逆变器电路，该逆变器电路是具有将直流电转换成交流电的功能的电路。图3是表示本实施方式的包括逆变器电路和三相感应电动机的电动机电路的构成的电路图。
图3中，电动机电路具有三相感应电动机MT和逆变器电路INV。三相感应电动机MT构成为通过相位不同的三相的电压来驱动。三相感应电动机MT中，利用具有相互错开120度的相位的被称为U相、V相、W相的三相交流，在作为导体的转子RT的周围产生旋转磁场。该情况下，磁场在转子RT的周围旋转。这意味着产生横穿作为导体的转子RT的磁通。其结果是，在作为导体的转子RT产生电磁感应，从而在转子RT中流动感应电流。在旋转磁场中感应电流流动意味着通过弗莱明左手定则对转子RT施加力，通过该力使转子RT进行旋转。这样，三相感应电动机MT中，通过利用三相交流，能够使转子RT旋转。因此，三相感应电动机MT中，需要三相交流。因此，电动机电路中，通过利用从直流生成交流的逆变器电路INV，来对三相感应电动机供给三相交流。
以下，说明该逆变器电路INV的实际构成例。如图3所示，例如，在本实施方式的逆变器电路INV与三相对应地设置有晶体管Q1和二极管FWD。即，实际的逆变器电路INV中，例如图1所示的开关SW1～开关SW6分别由图3所示那样的将晶体管Q1和二极管FWD反向并联连接的构成要素构成。即，图3中，桥臂LG1的上臂及下臂、桥臂LG2的上臂及下臂、桥臂LG3的上臂及下臂分别由将晶体管Q1和二极管FWD反向并联连接的构成要素构成。
图3所示的晶体管Q1是组装在电力转换电路等流动大电流的电路中的功率晶体管(电力电路用晶体管)，在本实施方式的例子中例如是IGBT。作为变形例，作为逆变器电路INV的开关元件，可以使用功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)。根据该功率MOSFET，由于是以施加在栅极上的电压控制导通/截止动作的电压驱动型，因此存在能够快速开关的优点。另一方面，功率MOSFET中，具有伴随实现高耐压化而导通电阻变高、发热量变大的性质。这是因为，功率MOSFET中，通过增厚低浓度的外延层(漂移层)的厚度来确保耐压，但是若低浓度的外延层的厚度变厚，则作为副作用，电阻会变大。
此外，作为开关元件，还存在能够处理大电力的双极型晶体管，但是双极型晶体管是利用基极电流控制导通/截止动作的电流驱动型，所以存在开关速度一般比前述的功率MOSFET慢的性质。
因此，在大电力且需要快速开关的用途中，优选使用IGBT作为开关元件。该IGBT通过将功率MOSFET和双极型晶体管组合而构成，是兼具功率MOSFET的快速开关特性和双极型晶体管的高耐压性的半导体元件。即，根据IGBT，能够实现大电力且快速开关，所以称为适用于需要大电流且快速开关的用途的半导体元件。通过以上，本实施方式的逆变器电路INV中，作为构成开关元件的晶体管Q1，采用IGBT。
此外，本实施方式的逆变器电路INV中，在被供给相对高的电位的高侧端子(正电位端子)HT与三相感应电动机MT的各相(U相、V相、W相)之间反向并联地连接有晶体管Q1和二极管FWD。此外，在三相感应电动机MT的各相与被供给相对低的电位的低侧端子(负电位端子)LT之间也反向并联地连接有晶体管Q1和二极管FWD。即，对每个单相设置有2个晶体管Q1和2个二极管FWD，在三相中设置有6个晶体管Q1和6个二极管FWD。而且，在各个晶体管Q1的栅极连接有栅极控制电路GC，通过该栅极控制电路GC来控制晶体管Q1的开关动作。在这样构成的逆变器电路INV中，通过用栅极控制电路GC控制晶体管Q1的开关动作，将直流电转换成三相交流电，并将该三相交流电供给到三相感应电动机MT。
本实施方式的逆变器电路INV中，作为开关元件使用晶体管Q1，而以与该晶体管Q1反向并联连接的方式设置有二极管FWD。单纯从利用开关元件实现开关功能的观点出发，可以认为需要作为开关元件的晶体管Q1而不需要设置二极管FWD。关于此点，在与逆变器电路INV连接的负荷中含有电感的情况下，需要设置二极管FWD。
在负荷是不含有电感的纯电阻的情况下，没有回流的能量，所以不需要二极管FWD。但是，在负荷上连接有电动机那样的含有电感的电路的情况下，存在在与导通的开关相反的方向上流动负荷电流的模式。即，在负荷中含有电感的情况下，有时能量从负荷的电感返回到逆变器电路INV(有时电流逆流)。
此时，在作为IGBT的晶体管Q1单体中，没有能够使该回流电流流动的功能，所以需要与晶体管Q1反向并联地连接二极管FWD。即，在逆变器电路INV中，在如电动机控制那样负荷中含有电感的情况下，当将晶体管Q1关断时，必须将蓄积在电感中的能量(1/2LI2)放出。但是，在晶体管Q1单体中，不能流动用于将蓄积在电感中的能量释放的回流电流。因此，为了使蓄积在该电感中的电能回流，与晶体管Q1反向并联地连接二极管FWD。也就是说，二极管FWD具有为了将蓄积在电感的电能释放而使回流电流流动的功能。根据以上内容，在与含有电感的负荷连接的逆变器电路中，需要与作为开关元件的晶体管Q1反向并联地设置二极管FWD。该二极管FWD称为续流二极管。
此外，在本实施方式的逆变器电路INV的情况下，例如如图3所示，在高侧端子HT与低侧端子LT之间连接有电容元件CAP。该电容元件CAP例如具有实现在逆变器电路INV中的开关噪声的平滑化和系统电压的稳定化的功能。图3所示的例子中，电容元件CAP设置于逆变器电路INV的外部，但是电容元件CAP也可以设置于逆变器电路INV的内部。
＜半导体芯片的构造＞
接着，参照附图说明包括图3所示的构成逆变器电路INV的晶体管Q1和二极管FWD的半导体芯片的构造。图4是表示形成有图3所示的晶体管的半导体芯片的表面侧的形状的俯视图。图5是表示图4所示的半导体芯片的背面的仰视图。图6是表示具有图4和图5所示的半导体芯片的晶体管的构造例的剖视图。
在图3所示的电子装置EA1的情况下，构成逆变器电路INV的晶体管Q1和二极管FWD形成于相互独立的半导体芯片。以下，对形成有晶体管Q1的半导体芯片进行说明后，说明形成有二极管FWD的半导体芯片。
如图4和图5所示，本实施方式的半导体芯片SC1具有表面(面、上表面、主面)SCt(参照图4)和表面SCt的相反侧的背面(面、下表面、主面)SCb(参照图5)。半导体芯片SC1的表面SCt和背面SCb分别是四边形。表面SCt的面积和背面SCb的面积例如相等。
此外，如图4所示，半导体芯片SC1具有形成于表面SCt的栅极(栅极焊垫、表面电极)GP和发射极(发射极焊垫、表面电极)EP。图4所示的例子中，在表面SCt露出有一个栅极GP和多个(图4中为4个)发射极EP。多个发射极EP各自的露出面积比栅极GP的露出面积大。详细内容后述，发射极EP与逆变器电路INV(参照图3)的输出端子或者低侧端子LT(参照图3)连接。因此，通过使发射极EP的露出面积大，能够降低大电流流动的传送路径的阻抗。此外，多个发射极EP相互电连接。此外，作为对于图4的变形例，代替多个发射极EP，也可以设置一个大面积的发射极EP。此外，也可以在设置有一个大面积的发射极EP的情况下，在覆盖发射极EP的绝缘膜的多个部位设置开口部，在多个开口部露出发射极EP的多个部分。
此外，如图5所示，半导体芯片SC1具有形成于背面SCb的集电极(集电极焊垫、背面电极)CP。在半导体芯片SC1的背面SCb整体形成有集电极CP。如比较图4和图5可知，集电极CP的露出面积比发射极EP的露出面积还大。详细内容后述，集电极CP与逆变器电路INV(参照图3)的输出端子或者高侧端子HT(参照图3)连接。因此，通过使集电极CP的露出面积大，能够降低大电流流动的传送路径的阻抗。
再者，图4和图5中，说明了半导体芯片SC1的基本构成，但是能够适用各种变形例。例如，除了图4所示的电极之外，还可以设置温度检测用的电极、电压检测用的电极或者电流检测用的电极等、半导体芯片SC1的动作状态的监视用、或者半导体芯片SC1的检查用的电极等。设置这些电极的情况下，与栅极GP同样地在半导体芯片SC1的表面SCt露出。此外，这些电极相当于信号传送用的电极，各电极的露出面积比发射极EP的露出面积小。
此外，半导体芯片SC1所具有的晶体管Q1例如具有图6所示那样的构造。在形成于半导体芯片SC1的背面SCb的集电极CP上形成有p+型半导体区域PR1。在p+型半导体区域PR1上形成有n+型半导体区域NR1，在该n+型半导体区域NR1上形成有n－型半导体区域NR2。而且，在n－型半导体区域NR2上形成有p型半导体区域PR2，形成有贯通该p型半导体区域PR2且到达n－型半导体区域NR2的沟槽TR。而且，匹配沟槽TR地形成有成为发射极区域的n+型半导体区域ER。在沟槽TR的内部形成有例如由氧化硅膜形成的栅极绝缘膜GOX，隔着该栅极绝缘膜GOX形成有栅极GE。该栅极GE例如由多晶硅膜形成，以埋入沟槽TR的方式形成。
这样构成的晶体管Q1中，栅极GE与图4所示的栅极GP连接。同样，成为发射极区域的n+型半导体区域ER与发射极EP电连接。成为集电极区域的p+型半导体区域PR1与形成于半导体芯片SC1的背面SCb的集电极CP电连接。
这样构成的晶体管Q1兼具功率MOSFET的快速开关特性、电压驱动特性和双极型晶体管的低导通电压特性。
再者，n+型半导体区域NR1被称为缓冲层。该n+型半导体区域NR1是为了防止当晶体管Q1关断时从p型半导体区域PR2向n－型半导体区域NR2内生长的耗尽层与形成于n－型半导体区域NR2的下层的p+型半导体区域PR1接触的击穿现象而设置的。此外，为了限制从p+型半导体区域PR1向n－型半导体区域NR2的空穴注入量等目的，设置有n+型半导体区域NR1。
此外，晶体管Q1的栅极与图3所示的栅极控制电路GC连接。此时，来自栅极控制电路GC的信号经由栅极GP(参照图6)施加给晶体管Q1的栅极GE(参照图6)，由此能够从栅极控制电路GC控制晶体管Q1的开关动作。
接着，说明形成有图3所示的二极管FWD的半导体芯片。图7是表示形成有图3所示的二极管的半导体芯片的表面侧的形状的俯视图。图8是表示图7所示的半导体芯片的背面的仰视图。此外，图9是表示图7和图8所示的半导体芯片所具有的二极管的构造例的剖视图。
如图7和图8所示，本实施方式的半导体芯片SC2具有表面(面、上表面、主面)SCt(参照图7)和表面SCt的相反侧的背面(面、下表面、主面)SCb(参照图8)。半导体芯片SC2的表面SCt和背面SCb分别是四边形。表面SCt的面积和背面SCb的面积例如相等。此外，如比较图4和图7可知，半导体芯片SC1(参照图4)的表面SCt的面积比半导体芯片SC2(参照图7)的表面SCt的面积大。
此外，如图7所示，半导体芯片SC2具有形成于表面SCt的阳极(阳极焊垫、表面电极)ADP。此外，如图8所示，半导体芯片SC2具有形成于背面SCb的阴极(阴极焊垫、背面电极)CDP。在半导体芯片SC2的背面SCb整体形成有阴极CDP。
此外，半导体芯片SC2所具有的二极管FWD例如具有图9所示的构造。如图9所示，在形成于半导体芯片SC2的背面SCb的阴极CDP上形成有n+型半导体区域NR3。而且，在n+型半导体区域NR3上形成有n－型半导体区域NR4，在n－型半导体区域NR4上形成有相互分开的p型半导体区域PR3。在p型半导体区域PR3之间形成有p－型半导体区域PR4。在p型半导体区域PR3和p－型半导体区域PR4上形成有阳极ADP。阳极ADP例如由铝－硅构成。
根据这样构成的二极管FWD，在对阳极ADP施加正电压并对阴极CDP施加负电压时，n－型半导体区域NR4与p型半导体区域PR3之间的pn结被正向偏置而流动电流。另一方面，在对阳极ADP施加负电压并对阴极CDP施加正电压时，n－型半导体区域NR4与p型半导体区域PR3之间的pn结被反向偏置而不流动电流。这样，能够使具有整流功能的二极管FWD动作。
＜电子装置的构造＞
接着，说明构成图3所示的逆变器电路INV的电子装置EA1的构成例。图10是表示图3所示的电子装置的外观的立体图。此外，图11是表示图10所示的电子装置的背面侧的仰视图。虽然图11是俯视图，但是对在基板CS1的下表面CSb的周围露出的粘接材料BD1添加剖面线来示出。此外，图12是沿着图11的A－A线的剖视图。此外，图13是表示图11所示的基板的上表面侧的布局的俯视图。
构成图3所示的逆变器电路INV的本实施方式的电子装置EA1，如图10所示，上表面侧被框体(壳体、外壳)HS覆盖。电子装置EA1是壳体模块，相互电连接的多个半导体芯片SC1、SC2(参照图13)收容在框体HS内，作为外部端子的多个端子LD从框体HS露出。
框体HS具有覆盖多个半导体芯片SC1、SC2(参照图13)的盖部(盖材料、盖)HST和支承盖部HST的支承部(框架)HSF。构成框体HS的支承部HSF和盖部HST分别是树脂制的部件，例如以聚对苯二甲酸乙二醇酯(以下，记载为PET)为主要原料。再者，本实施方式的情况下，盖部HST和支承部HSF相互独立，是可分离的部件。但是，也可以是盖部HST和支承部HSF相互不可分离。例如，可以是盖部HST和支承部HSF经由粘接材料被粘接固定。或者，也可以是盖部HST和支承部HSF形成为一体。
此外，如图11所示，支承部HSF连续地围绕基板CS1的周围。如图12所示，盖部HST覆盖基板CS1的上表面(面、表面、主面)CSt整体。在支承部HSF的内侧设置有空间，在由支承部HSF、盖部HST和基板CS1包围的空间(收容部PKT)内收容有搭载于基板CS1上的多个半导体芯片SC1、SC2。详细内容后述，基板CS1的上表面CSt的周缘部经由粘接材料(胶水)BD1与框体HS粘接固定。
此外，从框体HS的盖部HST突出有多个端子LD。在框体HS的盖部HST形成有多个贯通孔(省略图示)，多个端子LD分别插入到多个贯通孔中。多个端子LD分别是电子装置EA1的外部端子，与搭载于图13所示的基板CS1上的多个半导体芯片SC1电连接。
此外，如图11所示，电子装置EA1的框体HS在俯视下具有沿着X方向延伸的边(长边)HSe1、位于边HSe1的相反侧的边(长边)HSe2、沿着与X方向交叉(图11中正交)的Y方向延伸的边(短边)HSe3、和位于边HSe3的相反侧的边(短边)HSe4。此外，边HSe1和边HSe2与边HSe3和边HSe4相比相对长。再者，图11所示的例子中，电子装置EA1的框体HS在俯视下形成四边形(图11中为长方形)。但是，电子装置EA1的俯视形状除了四边形以外还有各种变形例。例如，也可以相对于X方向和Y方向倾斜地切掉四边形的四个角部之中边HSe3与边HSe1交叉的交点部分，形成为五边形。该情况下，倾斜地切掉的角部能够用作用于识别电子装置EA1的方向的对位标记。
此外，如图10和图11所示，框体HS具有凸缘部(部分)FLG，该凸缘部FLG是用于将电子装置EA1固定在例如散热器或者支承部件等上的安装部分。如图11所示，凸缘部FLG在俯视下的框体HS的长边方向即X方向上设置于支承部HSF的两端。换言之，在X方向上，两个凸缘部FLG隔着用于收容基板CS1的收容部PKT彼此配置于相反侧。此外，在多个凸缘部FLG的中央分别形成有贯通孔(孔、螺纹孔、螺钉插入孔)THH。贯通孔THH是在厚度方向贯通框体HS的凸缘部FLG的开口部，在将电子装置EA1固定在例如散热器或者支承部件等上时，能够通过在贯通孔THH中插入螺钉BOL(参照后述的图15)，将电子装置EA1螺合固定。
图11所示的例子中，沿着以将边HSe3的中心和边HSe4的中心连结的方式在长边方向即X方向上延伸的假想线(中心线)VL1，形成有两个贯通孔THH。图11所示的例子中，假想线VL1是在X方向上连结配置于一侧的贯通孔THH的中心点和配置于另一侧的贯通孔THH的中心点(从这两个中心点通过)而成的直线。此外，图11所示的例子中，在从基板CS1的下表面(面、背面、主面)CSb侧观察的仰视下，假想线VL1穿过(通过)基板CS1的下表面CSb。此处，基板CS1的下表面CSb的中心点能够定义为与图13所示的基板CS1的上表面(面、表面、主面)CSt的中心点相同。即，图13所示的基板CS1的下表面CSb(参照图11)和上表面CSt的中心点是连结基板CS1的边(长边、基板边)CSe1的中点和边(长边、基板边)CSe2的中点的线(未图示的假想线)、与连结边(短边、基板边)CSe3的中点和边(短边、基板边)CSe4的中点的线(未图示的假想线)的交点。关于框体HS，后述上述以外的详细构造。
接着，针对收容在电子装置EA1的框体HS的收容部PKT中的基板CS1和固定在基板CS1上的各部件进行说明。
如图12和图13所示，电子装置EA1具有基板CS1、形成于基板CS1的上表面CSt的多个金属图案(由金属形成的图案、金属膜、图案)MP、搭载于多个金属图案MP之中的一部分上的多个半导体芯片SC1。
如图12所示，基板CS1具有供多个半导体芯片SC1搭载的芯片搭载面即上表面(表面、主面、面)CSt和位于上表面CSt的相反侧的下表面(背面、主面、面)CSb。基板CS1是由陶瓷材料形成的陶瓷基板。作为构成基板CS1的材料，除了矾土(氧化铝：Al2O3)等氧化物类的材料之外，还能够使用氮化铝(AlN)等氮化物类的材料。此外，作为构成基板的主成分的材料，除了上述的铝之外，还能够使用以硅(硅元素：Si)为主成分的材料。作为以硅为主成分使用的材料，能够例示例如氮化硅(Si3N4)等氮化物类的材料。
如图13所示，基板CS1在俯视下具有沿着X方向延伸(延长)的边(长边、基板边)CSe1、位于边CSe1的相反侧的边(长边、基板边)CSe2、沿着与X方向交叉(图13中正交)的Y方向延伸(延长)的边(短边、基板边)CSe3、和位于边CSe3的相反侧的边(短边、基板边)CSe4。此外，边CSe1和边CSe2与边CSe3和边CSe4相比相对较长。在图13所示的例子中，基板CS1在俯视下形成四边形(详细而言为长方形)。
此外，如图12所示，在基板CS1的上表面CSt和下表面CSb接合有多个金属图案M。这些多个金属图案MP例如是在铜(Cu)膜的表面层叠镍(Ni)膜而成的层叠膜，在基板CS1的上表面CSt或者下表面CSb直接接合有铜膜。如本实施方式那样，在由铜形成的金属图案MP上直接搭载半导体芯片SC1的基板CS1，有时也被称为DBC(Direct Bonding Copper：直接覆铜法)基板。
形成于基板CS1的下表面CSb侧的金属图案MPB是构成电子装置EA1的散热路径的金属膜，以覆盖基板CS1的下表面CSb的大部分的方式均匀地形成。通过在作为陶瓷基板的基板CS1的下表面CSb形成金属膜，能够提高电子装置EA1的散热。此外，形成于基板CS1的上表面CSt的多个金属图案MP分别构成逆变器电路INV(参照图3)的导电路径的一部分，相互分开(隔开间隔)。
多个金属图案MP中包括被供给高侧的电位E1(参照图3)的金属图案MPH。此外，多个金属图案MP中包括被供给低侧的电位E2(参照图3)的金属图案MPL。此外，多个金属图案MP中包括被供给根据晶体管Q1的开关动作而产生变化的电位的金属图案MPU、MPV、MPW。此外，多个金属图案MP中包括用于连接电子装置EA1的外部端子即端子LD的多个金属图案MPT。
金属图案MPU、金属图案MPV和金属图案MPW分别以具有120度的相位差的方式被供给分别不同的电位。因此，金属图案MPU、金属图案MPV和金属图案MPW分别相互分开(隔开间隔)。此外，金属图案MPU、金属图案MPV和金属图案MPW分别经由多个导线BW与连接有输出用的端子LD(输出端子TU、TV和TW)的金属图案MPT连接。因此，图3所示的U相、V相和W相的输出用的传送路径中包括图13所示的导线BW。
金属图案MPH中，对U相、V相、W相(参照图3)分别供给相同的电位(高侧的电位E1(参照图3))。因此，金属图案MPH没有与U相、V相和W相的区别对应地被分割，而是形成为一体。换言之，高侧的电位E1不经由导线BW地供给到多个半导体芯片SCH的每个。再者，作为对于图13的变形例，也可以与U相、V相和W相的区别对应地分割金属图案MPH，分割后的金属图案MPH分别经由导线等的导体图案(省略图示)电连接。
此外，金属图案MPL中，对U相、V相、W相(参照图3)分别供给相同的电位(低侧的电位E2(参照图3))。因此，金属图案MPL没有与U相、V相和W相的区别对应地被分割，而是形成为一体。再者，作为对于图13的变形例，也可以与U相、V相和W相的区别对应地分割图13所示的金属图案MPL，分割后的金属图案MPL分别经由导线等的导电性部件(省略图示)电连接。
此外，上述的多个金属图案MP之中多个金属图案MPT上分别连接有一个端子LD。此外，多个金属图案MP之中金属图案MPH和金属图案MPL上分别形成有多个端子LD。此外，在金属图案MPH和金属图案MPL上沿着基板CS1的上表面CSt具有的四条边之中的短边即边CSe3和边CSe4分别各搭载有一个端子LD。
此外，在上述的多个金属图案MP之中的金属图案MPU、金属图案MPV和金属图案MPW的每个均没有搭载端子LD。换言之，在多个金属图案MP之中的金属图案MPU、金属图案MPV和金属图案MPW的每个上没有直接连接端子LD。金属图案MPU、金属图案MPV和金属图案MPW分别经由多个导线BW与金属图案MPT电连接。也就是说，金属图案MPU、金属图案MPV和金属图案MPW分别经由多个导线BW和金属图案MPT与端子LD电连接。
此外，在多个金属图案MP之中的一部分(金属图案MPH、金属图案MPU、金属图案MPV和金属图案MPW)搭载有多个半导体芯片SC1和半导体芯片SC2。多个半导体芯片SC1如使用图6说明的那样是形成有IGBT即晶体管Q1的开关元件，它们搭载于金属图案MPH、金属图案MPU、金属图案MPV和金属图案MPW的每个上。半导体芯片SC1之中搭载于金属图案MPH的芯片是相当于高侧的开关SW1、SW3、SW5(参照图1)的半导体芯片SCH。此外，半导体芯片SC1之中搭载于金属图案MPU、金属图案MPV和金属图案MPW的芯片是相当于低侧的开关SW2、SW4、SW6(参照图1)的半导体芯片SCL。此外，多个半导体芯片SC2如使用图9说明的那样包括二极管FWD。多个半导体芯片SC2的每个以与多个半导体芯片SCL的每个成组的方式搭载于金属图案MPH、金属图案MPU、金属图案MPV和金属图案MPW。
如图12所示，本实施方式中，半导体芯片SC1分别以半导体芯片SC1的背面SCb与金属图案MP的上表面(表面)MPt相对的方式，经由导电性粘接材料(芯片焊接材料、导电性部件、连接部件、接合材料)SD粘接固定在金属图案MP上。导电性粘接材料SD是树脂中含有例如焊料或者多个(大量)的导电性粒子(例如银粒子)的导电性树脂等。如图5所示，在半导体芯片SC1的背面SCb形成有集电极CP，集电极CP经由图12所示的导电性粘接材料SD与金属图案MP电连接。
此外，虽然图13中省略图示，但是半导体芯片SC2分别以半导体芯片SC2的背面SCb(参照图8)与金属图案MP的上表面(表面)MPt(参照图12)相对的方式经由导电性粘接材料SD(参照图12)粘接固定在金属图案MP上。如图8所示，在半导体芯片SC2的背面SCb形成有阴极CDP，阴极CDP经由图12所示的导电性粘接材料SD与金属图案MP电连接。
此外，如图13所示，在半导体芯片SC1的发射极EP(参照图4)连接有多个导线BW。详细而言，高侧用的半导体芯片SCH的发射极EP经由多个导线BW与金属图案MPU、金属图案MPV和金属图案MPW之中的某一者连接。换言之，高侧用的半导体芯片SCH的发射极EP与U相的输出端子TU、V相的输出端子TV和W相的输出端子TW之中的某一者连接。此外，低侧用的半导体芯片SCL的发射极EP经由多个导线BW与金属图案MPL连接。换言之，低侧用的半导体芯片SCL的发射极EP与被供给图3所示的低侧用的电位E2的低侧端子LT电连接。
此外，如图13所示，在半导体芯片SC1的栅极GP(参照图4)连接有一个导线BW。详细而言，如图13所示，高侧用的半导体芯片SCH和低侧用的半导体芯片SCL各自具有的栅极GP(参照图4)的每个经由导线BW与金属图案MPT电连接。从金属图案MPT供给对半导体芯片SCH和半导体芯片SCL所具有的晶体管Q1(参照图3)的开关动作进行驱动的驱动信号(栅极信号)。
此外，在阳极ADP(参照图7)连接有多个导线BW。详细而言，高侧用的半导体芯片SC2的阳极ADP经由多个导线BW与金属图案MPU、金属图案MPV和金属图案MPW的某一者连接。此外，高侧用的半导体芯片SC2的阳极ADP也经由多个导线BW与输出用的金属图案MPT连接。换言之，高侧用的半导体芯片SC2的阳极ADP与U相的输出端子TU、V相的输出端子TV和W相的输出端子TW之中的某一者连接。此外，低侧用的半导体芯片SC2的阳极ADP经由多个导线BW与金属图案MPL连接。换言之，低侧用的半导体芯片SC2的阳极ADP与被供给图3所示的低侧用的电位E2的低侧端子LT电连接。
图13所示的多个导线BW是金属导线，本实施方式中例如由铝形成。但是，导线BW的材料中有各种变形例，除了铝之外，还能够使用金或者铜。
此外，如图12所示，在框体HS与基板CS1之间的空间填充有封固材料(胶状绝缘材料)MG。多个半导体芯片SC1和多个导线BW分别被该封固材料MG封固。封固材料MG是保护多个半导体芯片SC1、SC2、多个导线BW和端子LD的一部分的部件。作为封固用的部件，存在使用例如环氧树脂等通过加热而固化并能够确保某种程度的强度的树脂材料的方法。但是，封固材料MG固化后，在电子装置EA1产生了温度变化时由于基板CS1与封固材料MG的线膨胀系数之差，在电子装置EA1的内部产生应力。因此，本实施方式中，使用比环氧树脂柔软的胶状材料(高分子化合物)来形成封固材料MG。详细而言，本实施方式中，封固材料MG是硅凝胶。硅凝胶是具有由硅氧烷键构成的主骨架的高分子化合物，是硅树脂的一种。硅树脂被分类为通过给予热能而固化的热固化性树脂，具有固化后的弹性是例如如天然橡胶那样低弹性的特性。此外，硅树脂之中硅凝胶是固化后成为凝胶状态的树脂，链状高分子的交联结构的密度比被称为硅橡胶的弹性体低。因此，硅凝胶的固化后的弹性比硅橡胶的固化后的物性低。本实施方式中，作为图12所示的粘接材料BD1，使用硅橡胶，但是封固材料MG是比粘接材料BD1低的低弹性。换言之，封固材料MG比粘接材料BD1柔软，容易变形。通过作为硅凝胶的封固材料MG产生变形，降低在电子装置EA1产生了温度变化时所产生的应力。
＜电子装置的安装＞
接着，作为壳体模块即电子装置EA1的安装方式，针对在安装基板上安装电子装置EA1的方法进行说明。图14是表示在将图10所示的电子装置粘接在安装基板上后进行了螺合固定的状态的剖视图。此外，图15是表示在将作为对于图14的研究例的电子装置粘接在安装基板上后进行了螺合固定的状态的剖视图。再者，图14和图15中，使用空白箭头示意地表示通过拧入螺钉BOL而施加在电子装置EAH上的外力EF1。此外，图14和图15中，以箭头的粗度示意地表示外力EF1的大小。此外，图14和图15对应于沿着图13所示的A－A线的剖面。
图14所示的电子装置EA1和图15所示的电子装置EAH中，在贯通孔THH(参照图11)的附近，夹设在基板CS1与框体HS之间的粘接材料BD1的量不同。详细而言，电子装置EA1和电子装置EAH中，框体HS之中在贯通孔THH的附近，与基板CS1相对的层差面的高度不同。在使用图15说明的电子装置EAH的情况下，相当于后述的图16的距离D1和图17的距离D2之间的间隔与图19所示的距离D3和图20所示的距离D4相同，在这一点上与图14所示的电子装置EA1不同。而且，因为层差面的高度不同，所以在图15所示的电子装置EAH中夹设在基板CS1与框体HS之间的粘接材料BD1的量少于在图14所示的电子装置EA1中夹设在基板CS1与框体HS之间的粘接材料BD1的量。电子装置EA1和电子装置EAH除了上述不同点之外都相同，所以省略重复的说明。图14所示的电子装置EA1的层差面的详细构造后述。
如图14所示，作为将壳体模块即电子装置EA1固定在基板(安装基板、底板)BP1的方法，已知有隔着热传导材料(散热膏)BD2在基板BP1上配置了电子装置EA1后拧入螺钉BOL的方法。热传导材料BD2是例如热传导率高的金属粒子或者金属氧化物的粒子混合在脂膏那样的高粘度的液体(半固体)中的材料。脂膏是在润滑油(基础油)添加了调节粘度等的材料(增稠剂)的脂膏，粘度比油高。本实施方式中，将耐热性、耐寒性优良的、以硅脂为基础油使用的散热膏用作热传导材料BD2。通过在形成于基板CS1的下表面CSb(参照图11)的金属图案MPB与基板BP1之间夹设热传导材料BD2，使从金属图案MPB至基板BP1的散热路径的路径剖面积变宽，因此散热特性提高。此外，作为热传导材料BD2的脂膏是比基板CS1或者粘接材料BD1柔软且容易变形的材料。因此，在通过拧入螺钉BOL而在基板BP1上固定了电子装置EA1时，热传导材料BD2作为使从基板BP1传递到电子装置EA1的基板CS1的应力分散的应力缓和层发挥功能。
拧入螺钉BOL时，如图14所示，凸缘部FLG的下表面Hf1和下表面Hf3分别以靠近基板BP1的上表面(面、主面、安装面)BPt的方式被按压。伴随于此，在靠近基板BP1的方向上对框体HS施加外力EF1。如图14示意性示出那样，外力EF1的大小不是一定的，而是在电子装置EA1中，在距螺钉BOL的距离近的位置处外力EF1相对大。此外，在距螺钉BOL的距离远的位置处，外力EF1相对小。本实施方式的电子装置EA1和图15所示的研究例的电子装置EAH分别在凸缘部FLG的中央形成有贯通孔THH(参照图11)，在该贯通孔THH中插入有螺钉BOL。因此，在Y方向上，对位于支承部HSF的两端的凸缘部FLG施加的外力EF1比施加在凸缘部FLG之间的区域的外力EF1大。其结果是，框体HS的凸缘部FLG周边的部分变形，凸缘部FLG与其他部分相比被按压到更靠近基板BP1的上表面BPt的位置。
此时，如图14和图15中作为放大图所表示的那样，对基板CS1之中距螺钉BOL的距离短的边(短边)CSe3(和边(短边)CSe4)，从框体HS施加有外力EF1。而且，可知存在根据施加在基板CS1上的外力EF1的程度会导致基板CS1受损的情况。
特别是，从使电子装置EA1的平面面积(安装面积)小型化的观点出发，优选减小从螺钉BOL至基板CS1为止的距离，但越使从螺钉BOL至基板CS1为止的距离小，越在基板CS1上施加强力。
以下所示的数值是一个例子，当然能够适用各种变形例，例如，在图11所示的本实施方式的电子装置EA1的情况下(图15所示的电子装置EAH也同样)，在俯视下，两个贯通孔THH的中心间距离是55mm。此外，贯通孔THH的开口径(圆形的开口部的直径)是4mm左右，比框体HS的边HSe1与基板CS1的边CSe1之间的距离(3mm左右)大。此外，基板CS1的长边方向即X方向的长度(即，边CSe1和边CSe2的长度)是42mm，Y方向的长度(边CSe3和边CSe4的长度)是36mm。因此，从一个贯通孔THH的中心至基板CS1的边CSe3、CSe4为止的长度是5～6mm左右。此外，从一个贯通孔THH的边缘至基板CS1的边CSe3、CSe4为止的最短距离比贯通孔THH的开口径小。
在将上述的数值例适用于图15所示的电子装置EAH的情况下，可知基板CS1的损伤变明显。
此外，根据本申请发明人的研究，判明了：只要使从螺钉BOL至基板CS1为止的距离充分长，就能够降低基板CS1的损伤。这可以认为是因为通过使螺钉BOL的位置远离基板CS1，能够降低施加在基板CS1上的外力EF1。但是，该情况下，存在因螺钉BOL与基板CS1之间的距离长而导致电子装置的安装面积大的问题。
＜框体的详细构造＞
因此，本申请发明人针对降低安装面积的同时抑制基板CS1的损伤的技术进行了研究，发现了以下的方法。即，如图14所示，是如下方法：通过使夹设在基板CS1与框体HS的支承部HSF之间的粘接材料BD1的厚度加厚，来缓和施加在基板CS1的外力EF1。如上述那样，粘接材料BD1由硅橡胶等低弹性的材料形成。因此，在对粘接材料BD1施加外力EF1时，与基板CS1相比由低弹性材料形成的粘接材料BD1产生变形，由此外力EF1的方向分散。换言之，外力EF1之中作用在会对基板CS1带来损伤的方向上的成分，通过粘接材料BD1产生变形而被缓和。上述的作用在会对基板CS1带来损伤的方向上的成分例如是基板CS1的厚度方向(Z方向)的成分。基板CS1的厚度方向是指图12所示的基板CS1的上表面CSt和下表面CSb之中从一方朝向另一方的方向。换言之，基板CS1的厚度方向是指与X方向和Y方向这两个方向交叉的方向。利用粘接材料BD1缓和外力EF1的程度与粘接材料BD1的量成正比例变大。因此，基板CS1的边CSe3和边CSe4中，通过使夹设在基板CS1与框体HS之间的粘接材料BD1的量增加，能够抑制基板CS1的损伤。
基板CS1的边CSe3和边CSe4中，使夹设在基板CS1与框体HS之间的粘接材料BD1的量增加，能够通过以下方法实现。图16是表示图14中放大示出的粘接材料产生变形前的状态的放大剖视图。此外，图17是表示与图16所示的凸缘部位于相反侧的凸缘部的粘接材料的周边的放大剖视图。
图16所示的下表面Hf1和上表面Hf2构成图11所示的两个凸缘部FLG之中边HSe3侧的凸缘部FLG的上表面和下表面。图11所示的贯通孔THH之中形成于边HSe3侧的贯通孔(第一孔)THH，是从下表面Hf1和上表面Hf2之中的一者到达另一者的开口部。此外，图17所示的下表面Hf3和上表面Hf4构成图11所示的两个凸缘部FLG之中的边HSe4侧的凸缘部FLG的上表面和下表面。图11所示的贯通孔THH之中形成于边HSe4侧的贯通孔(第二孔)THH，是从下表面Hf3和上表面Hf4之中的一者到达另一者的开口部。
如图16所示那样，框体HS的支承部HSF具有构成框体HS的下表面HSb(凸缘部FLG的下表面)的下表面(面、被安装面、凸缘部下表面)Hf1、和位于下表面Hf1的相反侧的上表面(面、螺钉插入面、凸缘部上表面)Hf2。此外，框体HS的支承部HSF以下表面Hf1为基准面位于下表面Hf1与上表面Hf2之间的高度，其一部分具有与基板CS1的上表面CSt相对的层差面(面、基板保持面)Hf6。此时，通过使层差面Hf6与基板CS1的上表面CSt之间的间隔即距离D1增大，使基板CS1的边CSe3中，夹设在基板CS1与框体HS之间的粘接材料BD1的量(厚度)增加。
此外，如表示图16所示的凸缘部FLG的相反侧的凸缘部FLG的周边的图17所示那样，框体HS的支承部HSF具有构成框体HS的下表面HSb(凸缘部FLG的下表面)的下表面(面、被安装面、凸缘部下表面)Hf3、和位于下表面Hf3的相反侧的上表面(面、螺钉插入面、凸缘部上表面)Hf4。此外，框体HS的支承部HSF以下表面Hf3为基准面位于下表面Hf3与上表面Hf4之间的高度，其一部分具有与基板CS1的上表面CSt相对的层差面(面、基板保持面)Hf8。此时，通过使层差面Hf8与基板CS1的上表面CSt之间的间隔即距离D2增大，在基板CS1的边CSe4中，夹设于基板CS1与框体HS之间的粘接材料BD1的量(厚度)增加。在图16和图17所示的例子中，距离D1和距离D2彼此相等，例如与基板CS1的厚度相同，是0.5mm左右。距离D1和距离D2的值比图13所示的多个金属图案MP之中供半导体芯片SC1搭载的金属图案MP的厚度大。再者，本实施方式的例子中，多个金属图案MP的厚度(Z方向的长度、膜厚)分别相等，例如是0.3mm左右。而且，金属图案MP的厚度能够适用各种变形例。因此，例如在金属图案的厚度厚的情况下，也存在图16所示的距离D1和/或图17所示的距离D2比金属图案MP的厚度小的情况。
此外，图16所示的距离D1和图17所示的距离D2各自的大小能够如以下那样表现。即，图12所示的多个半导体芯片SC1具有表面SCt和背面SCb。在基板CS1的厚度方向即Z方向上，图16所示的框体HS的层差面Hf6位于图12所示的半导体芯片SC1的表面SCt与背面SCb之间的高度。此外，在基板CS1的厚度方向即Z方向上，图17所示的框体HS的层差面Hf8位于图12所示的半导体芯片SC1的表面SCt与背面SCb之间的高度。
此外，如图16和图17所示，本实施方式中，在基板CS1的厚度方向即Z方向上，框体HS的下表面Hf1(和图17所示的下表面Hf3)位于基板CS1的上表面CSt与金属图案MPB的下表面MPb之间的高度。换言之，在框体HS的下表面HSb，至少形成于基板CS1的下表面CSb的金属图案MPB的一部分相对于使下表面Hf1(和图17所示的下表面Hf3)延长的面，在从上表面CSt朝向下表面CSb的方向上突出。由此，因为能够使图16所示的距离D1和图17所示的距离D2增大，所以夹设于基板CS1与框体HS之间的粘接材料BD1的量(Z方向的厚度)变多。
此外，在图16和图17所示的X方向上，作为使夹设于基板CS1与框体HS之间的粘接材料BD1的量(厚度)增加的方法，还有使图16所示的距离P1和图17所示的距离P2增大的方法。详细而言，如图16所示，框体HS的支承部HSF与框体HS的下表面Hf1相连，且其一部分具有与基板CS1的侧面(短侧面)Css3相对的内侧面Hsi3。在图16所示的例子中，内侧面Hsi3与下表面Hf1和层差面Hf6分别相连。此外，如图17所示，框体HS的支承部HSF与框体HS的下表面Hf3相连，且其一部分具有与基板CS1的侧面(短侧面)Css4相对的内侧面Hsi4。在图17所示的例子中，内侧面Hsi4与下表面Hf3和层差面Hf8分别相连。此处，只要使图16所示的内侧面Hsi3与基板CS1的侧面Css3之间的间隔即距离P1增大，就能够在内侧面Hsi3与基板CS1的侧面Css3之间增加粘接材料BD1的量。此外，只要使图17所示的内侧面Hsi4与基板CS1的侧面Css4之间的间隔即距离P2增大，就能够在内侧面Hsi4与基板CS1的侧面Css4之间增加粘接材料BD1的量。但是，图16所示的距离P1和图17所示的距离P2变大时，成为电子装置EA1的安装面积增加的原因。因此，从降低安装面积的观点出发，优选距离P1、P2小。本实施方式的例子中，图16所示的距离D1比距离P1大，图17所示的距离D2比距离P2大。
但是，如图18所示，在本实施方式的框体HS的下表面HSb侧以包围收容部PKT的方式设置有层差面Hf5、Hf6、Hf7和Hf8。图18是表示图11所示的框体的下表面侧的仰视图。此外，图19和图20是在沿着图18的A－A线的剖面中将层差面的周边放大表示的放大剖视图。图18中，为了表示框体HS的支承部HSF所具有的各面的范围，虽是仰视图，但在多个面分别添加相互不同的剖面线。此外，图18中用虚线表示图11所示的基板CS1的轮廓。
如图18所示，框体HS在俯视下具有以下的边。首先，框体HS在其最外周具有在X方向延伸(延长)的边(长边)HSe1、边(长边)HSe2、在与X方向交叉(图18中正交)的Y方向上延伸(延长)的边(短边)HSe3、和边(短边)HSe4。此外，框体HS在最外周的各边的内侧具有以下的边。即，框体HS具有在X方向延伸且位于边HSe1与边HSe2之间的边(长边)HSe5、和在X方向延伸且位于边HSe5与边HSe2之间的边(长边)HSe6。此外，框体HS具有在Y方向延伸且位于边HSe3与边HSe4之间的边(短边)HSe7、和在Y方向延伸且位于边HSe7与边HSe4之间的边(短边)HSe8。
此外，在俯视下，基板CS1按照以下的方式收容在框体HS的收容部PKT内。即，基板CS1的边(长边)CSe1沿着框体HS的边HSe1延伸，且配置于边HSe1与边HSe5之间。基板CS1的边(长边)CSe2沿着框体HS的边HSe2延伸，且配置于边HSe2与边HSe6之间。基板CS1的边(短边)CSe3沿着框体HS的边HSe3延伸，且配置于边HSe3与边HSe7之间。基板CS1的边(短边)CSe4沿着框体HS的边HSe4延伸，且配置于边HSe4与边HSe8之间。
此外，框体HS具有位于边HSe1与边CSe1之间的下表面(面、被安装面)Hf9、位于边HSe2与边CSe2之间的下表面(面、被安装面)Hf10、位于边HSe3与边CSe3之间的下表面Hf1、和位于边HSe4与边CSe4之间的下表面Hf3。这些面分别构成框体HS的最下表面即下表面HSb。
此外，框体HS具有：沿着X方向延伸且具有位于边HSe5与边CSe1之间的部分的层差面(面、基板保持面)Hf5；沿着X方向延伸且具有位于边HSe6与边CSe2之间的部分的层差面(面、基板保持面)Hf7。此外，框体HS具有：沿着Y方向延伸且具有位于边HSe7与边CSe3之间的部分的层差面(面、基板保持面)Hf6；和沿着Y方向延伸且具有位于边HSe8与边CSe4之间的部分的层差面(面、基板保持面)Hf8。
此外，图18所示的例子中，框体HS具有：沿着X方向依次排列且分别包括边HSe5的层差面(面、基板保持面)Hf11、Hf5及Hf12；和沿着X方向依次排列且分别包括边HSe6的层差面(面、基板保持面)Hf13、Hf7及Hf14。层差面Hf5、Hf6、Hf7、Hf8、Hf11、Hf12、Hf13和Hf14分别具有在基板CS1的厚度方向上与基板CS1的上表面CSt(参照图16)相对的部分。
换言之，基板CS1的上表面CSt(参照图13)的最外周的一部分在整周上与层差面Hf5、Hf6、Hf7、Hf8、Hf11、Hf12、Hf13和Hf14之中的任一者均相对。此外，在层差面Hf5、Hf6、Hf7、Hf8、Hf11、Hf12、Hf13和Hf14各自与基板CS1的上表面CSt之间在整周范围内夹设有粘接材料BD1(参照图16)。这样，基板CS1的最外周在整周范围内与层差面相对的情况下，能够稳定地保持基板CS1。
此处，如上述的图16和图17所示，在使距离D1和距离D2增大的情况下，可以考虑使图19和图20所示的距离D3、D4也为与图16和图17所示的距离D1、D2相同的值。但是，在使距离D1、D2、D3、D4分别为相等的大值的情况下，可知因粘接材料BD1的涂敷量的偏差等的影响，基板CS1的位置精度降低。例如，图18中，当基板CS1的位置在整体上过于靠近框体HS的边HSe3的方向时，图16所示的距离P1变窄，内侧面Hsi3与基板CS1的侧面Css3之间的粘接材料BD1不足。此外，例如，当基板CS1的位置在整体上过于靠近框体HS的边HSe4的方向时，图17所示的距离P2变窄，内侧面Hsi4与基板CS1的侧面Css4之间的粘接材料BD1不足。此外，例如，在层差面Hf5、Hf6、Hf7和Hf8各自与基板CS1的上表面CSt之间的一部分处粘接材料BD1的涂敷量过多的情况下，成为图18所示的基板CS1以倾斜的状态收容于收容部PKT内的原因。优选图16、图17、图19或者图20中的任一者所示的各个层差面Hf5、Hf6、Hf7及Hf8和基板CS1的上表面CSt理想地平行。但是，在基板CS1倾斜的情况下，各层差面和基板CS1的上表面CSt不平行。
如示例所示，框体HS的收容部PKT内的基板CS1的位置精度降低时，可以考虑到在基板CS1的周缘区域的一部分上粘接材料BD1的量不足的情况。而且，在图18所示的贯通孔THH的附近，产生粘接材料BD1(参照图16)的不足时，成为对基板CS1施加大的外力的原因。
因此，本申请发明人针对抑制基板CS1的损伤、且提高框体HS的收容部PKT内的基板CS1的位置精度的技术进行了研究。如上述那样，因拧紧图14所示的螺钉BOL而产生基板CS1的损伤容易发生在框体HS的长边方向即图18所示的X方向上贯通孔THH的附近区域。因此，例如在X方向延伸的层差面Hf5和层差面Hf7上，不管粘接材料BD1(参照图19)的量如何几乎都不会产生基板CS1的损伤。本申请发明人着眼于此点，发明出了下述技术：通过在即使粘接材料BD1的量少也难以产生基板CS1的损伤的区域，有意使粘接材料BD1的量变少，来提高框体HS的收容部PKT内的基板CS1的位置精度。
即，如比较图16和图19可知，本实施方式的电子装置EA1中，图16所示的基板CS1的上表面CSt与框体HS的层差面Hf6之间的距离D1比图19所示的基板CS1的上表面CSt与框体HS的层差面Hf5之间的距离D3大。换言之，本实施方式的电子装置EA1中，从图16所示的基板CS1的上表面CSt至框体HS的层差面Hf6为止的高度(距离D1)比从图19所示的基板CS1的上表面CSt至框体HS的层差面Hf5为止的高度(距离D3)大。这样，在电子装置EA1的情况下，图19所示的基板CS1的上表面CSt与框体HS的层差面Hf5之间的距离D3变小。图19和图20所示的例子中，图19所示的距离D3和图20所示的距离D4分别是与图19所示的距离P3和图20所示的距离P4相同程度，例如是0.2mm左右。此外，图19所示的距离D3和图20所示的距离D4分别比基板CS1的厚度(从上表面CSt和下表面CSb的一者至另一者的距离)小。因此，在将基板CS1和框体HS粘接固定时，不易产生基板CS1的倾斜。再者，作为相对于图19和图20所示的例子的变形例，也可以使距离D3和距离D4进一步变小。例如，距离D3和距离D4也可以不足0.1mm。该情况下，距离D3和距离D4比形成于基板CS1的上表面CSt上的金属图案MP的厚度小。
再者，图19所示的距离P3和图20所示的距离P4能够按照以下方式定义。即，如图19所示，框体HS的支承部HSF与框体HS的下表面Hf9相连，且其一部分具有与基板CS1的侧面(长侧面)Css1相对的内侧面Hsi1。图19所示的例子中，内侧面Hsi1与下表面Hf9和层差面Hf5分别相连。此外，如图20所示，框体HS的支承部HSF与框体HS的下表面Hf10相连，且其一部分具有与基板CS1的侧面(长侧面)Css2相对的内侧面Hsi2。图20所示的例子中，内侧面Hsi2与下表面Hf10和层差面Hf7分别相连。此处，图19所示的距离P3是内侧面Hsi1与基板CS1的侧面Css1之间的间隔。此外，图20所示的距离P4是内侧面Hsi2与基板CS1的侧面Css2之间的间隔。从降低电子装置EA1的安装面积的观点出发，优选距离P3和距离P4尽量小，本实施方式中，距离P3和距离P4分别是与图16所示的距离P1和图17所示的距离P2相同的值。
此外，如图18所示，层差面Hf5与层差面Hf6和层差面Hf8分别分开。换言之，在X方向上，在层差面Hf6与层差面Hf5之间配置有层差面Hf11。因此，层差面Hf5距贯通孔THH的距离远。例如，图19所示的剖面是沿着连结框体HS的边HSe1的中心和边HSe5的中心而成的假想线剖切得到的剖面。因此，层差面Hf5在X方向上位于两个贯通孔THH的中间。换言之，层差面Hf5包括框体HS的边HSe5的中点。这样，在与贯通孔THH的距离远的位置，即使在图19所示的距离D3的值变小了的情况下，使用图14说明了的外力EF1的影响也小。因此，即使在图19所示的距离D3小的情况下，也难以产生基板CS1的损伤。
此外，在配置于距图18所示的贯通孔THH近的位置的层差面Hf6中，如图16所示，基板CS1的上表面CSt与框体HS的层差面Hf6之间的距离D1大。由此，即使在将贯通孔THH(参照图18)插入螺钉BOL(参照图14)中并拧入的情况下，也能够使从图16所示的层差面Hf6附近对基板CS1的边CSe3附近施加的外力EF1(参照图14)分散，因此能够抑制基板CS1的损伤。
此外，上述中，针对比较了图16和图19的构成进行了说明，图16所示的层差面Hf6的周边的构造和图17所示的层差面Hf8的周边的构造相同。此外，图19所示的层差面Hf5的周边的构造和图20所示的层差面Hf7的周边的构造是相同的。因此，针对全部的构成，省略重复的说明，在图16与图20的比较、图17与图19的比较、或者图17与图20的比较中也成立同样的关系。例如，如比较图17和图19可知，本实施方式的电子装置EA1中，图17所示的基板CS1的上表面CSt与框体HS的层差面Hf8之间的距离D2比图19所示的基板CS1的上表面CSt与框体HS的层差面Hf5之间的距离D3大。因此，即使在贯通孔THH(参照图18)中插入螺钉BOL(参照图14)并将其拧入的情况下，也能够使从图17所示的层差面Hf8附近对基板CS1的边CSe4附近施加的外力EF1(参照图14)分散，所以能够抑制基板CS1的损伤。
此外，例如如比较图16和图20可知，本实施方式的电子装置EA1中，图16所示的基板CS1的上表面CSt与框体HS的层差面Hf6之间的距离D1比图20所示的基板CS1的上表面CSt与框体HS的层差面Hf7之间的距离D4大。因此，在将基板CS1配置在框体HS的收容部PKT(参照图18)时，基板CS1的上表面CSt被图18所示的层差面Hf5和层差面Hf7两者支承。这样，因为在相互分开的多个位置处支承基板CS1，所以基板CS1的姿态稳定。换言之，框体HS的多个层差面与基板CS1的上表面CSt所成的角度变得容易控制。因此，框体HS的多个层差面和基板CS1的上表面CSt在大致平行的状态(实质上可看作平行的程度的状态)下以相互相对的方式配置。该情况下，如图11所示，在从基板CS1的下表面CSb侧观察的仰视下，基板CS1的下表面CSb的中心点和收容部PKT的中心点大致一致。此外，从基板CS1的下表面CSb侧观察的仰视下，基板CS1与框体HS之间的间隔(图16所示的距离P1、图17所示的距离P2、图19所示的距离P3和图20所示的距离P4)为大致相同的值，因此能够降低粘接材料BD1的量的偏差。
此外，图18所示的多个层差面之中在长边方向上排列的层差面成为例如图21所示的构造。图21是在沿着图18的B－B线的剖面中表示层差面与基板的关系的放大剖视图。再者，图21是具有图18的边HSe5的层差面的放大剖视图，具有图18所示的边HSe6的层差面的构造也同样，所以图21中同时添加有具有边HSe6的层差面的附图标记。此外，以下的说明中，针对具有图18的边HSe5的层差面的构造进行说明，在()内同时记载关于具有图18所示的边HSe6的层差面的构造的说明。
如图21所示，框体HS具有层差面Hf11(或者层差面Hf13)，该层差面Hf11(或者层差面Hf13)在X方向上位于层差面Hf6与层差面Hf5(或者层差面Hf7)之间，且在Z方向上隔着粘接材料BD1与基板CS1的上表面CSt相对。此外，基板CS1的上表面CSt与框体HS的层差面Hf11(或者层差面Hf13)之间的距离D5比基板CS1的上表面CSt与框体HS的层差面Hf5(或者层差面Hf7)之间的距离D3(或者距离D4)大。此外，图21所示的例子中，层差面Hf11(或者层差面Hf13)与层差面Hf6相连，距离D5为与距离D1相同的值。因此，在具有图18所示的边HSe5(或者边HSe6)的多个层差面之中配置于最靠近短边侧的层差面Hf6的位置的层差面Hf11(或者层差面Hf13)与基板CS1的上表面CSt之间配置足够量的粘接材料BD1。
此外，框体HS具有层差面Hf12(或者层差面Hf14)，该层差面Hf12(或者层差面Hf14)在X方向上位于层差面Hf8与层差面Hf5(或者层差面Hf7)之间，且在Z方向上隔着粘接材料BD1与基板CS1的上表面CSt相对。此外，基板CS1的上表面CSt与框体HS的层差面Hf12(或者层差面Hf14)之间的距离D6比基板CS1的上表面CSt与框体HS的层差面Hf5(或者层差面Hf7)之间的距离D3(或者距离D4)大。此外，图21所示的例子中，层差面Hf12(或者层差面Hf14)与层差面Hf8相连，距离D6是与距离D2相同的值。因此，在具有图18所示的边HSe5(或者边HSe6)的多个层差面之中配置于最靠近短边侧的层差面Hf8的位置的层差面Hf12(或者层差面Hf14)与基板CS1的上表面CSt之间配置足够量的粘接材料BD1。
＜电子装置的制造方法＞
接着，针对使用图1～图21说明的电子装置EA1的制造工序，按照图22所示的工序流程进行说明。图22是表示图13所示的电子装置的组装流程的说明图。
＜基板准备＞
首先，图22所示的基板准备工序中，准备图23所示的基板CS1。图23是通过图22所示的基板准备工序准备的基板的剖视图。其中，图23与沿着图11所示的A－A线的剖面对应。
本工序中准备的基板CS1具有供多个半导体芯片SC1搭载的芯片搭载面即上表面(表面、主面、面)CSt和位于上表面CSt的相反侧的下表面(背面、主面、面)CSb。基板CS1是由陶瓷材料形成的陶瓷基板。
此外，在基板CS1的上表面CSt和下表面CSb接合有多个金属图案MP。这些多个金属图案MP例如是在铜(Cu)膜的表面层叠镍(Ni)膜而成的层叠膜，在基板CS1的上表面CSt或者下表面CSb直接接合有铜膜。在由氧化铝等陶瓷形成的板材上接合铜膜的情况下，利用共晶反应进行接合。此外，在铜膜的表面上层叠镍膜的方法例如能够使用电镀法。
再者，因为多个金属图案MP的种类和布局如已经说明的那样，所以省略重复的说明。
＜芯片搭载＞
接着，图22所示的芯片搭载工序中，如图24所示，在基板CS1的金属图案MP上搭载多个半导体芯片SC1。图24是表示在图23所示的基板上搭载有多个半导体芯片的状态的剖视图。
本工序中，如使用图13说明的那样，在多个金属图案MP之中被供给高侧的电位E1(参照图3)的金属图案MPH搭载多个(本实施方式中为3个)半导体芯片SCH和多个(本实施方式中为3个)半导体芯片SC2。此外，在多个金属图案MP之中与交流电的输出端子连接的金属图案MPU、MPV、MPW上分别搭载1个半导体芯片SC1和1个半导体芯片SC2。此外，在多个金属图案MP之中被供给低侧的电位E2(参照图3)的金属图案MPL上不搭载半导体芯片SC1。此外，在多个金属图案MP之中用于连接输入输出用的端子LD的多个金属图案MPT上不搭载半导体芯片SC1、SC2。
此外，如图24所示，本工序中，多个半导体芯片SC1、SC2(参照图13)的每个，在使半导体芯片SC1、SC2的背面SCb与金属图案MP的上表面MPt相对的状态下，以所谓面朝上安装方式搭载。此外，在半导体芯片SC1的背面SCb形成有集电极CP(参照图5)，在半导体芯片SC2的背面SCb形成有阴极CDP(参照图8)，为了将集电极CP和阴极CDP与金属图案MP电连接，半导体芯片SC1、SC2经由导电性粘接材料(芯片焊接材料、导电性部件、连接部件、接合材料)SD搭载。本实施方式中，举例说明例如将焊料用作导电性粘接材料SD的例子。
经由作为焊料的导电性粘接材料SD搭载半导体芯片SC1、SC2(参照图13)的方法按照以下方式进行。首先，在半导体芯片的搭载预定区域涂敷糊状的焊料。该糊状的焊料中包含焊料成分、助焊剂成分。接着，准备多个半导体芯片SC1、SC2(参照图13)(图22所示的半导体芯片准备工序)，并将其分别按压在糊状的焊料上。在将多个半导体芯片SC1经由糊状的焊料暂时粘接在金属图案MP上的状态下，对焊料实施回流焊处理(加热处理)。回流焊处理例如在真空状态(减压状态)的加热炉内实施(这样的回流焊处理称为真空回流焊处理)。通过该回流焊处理，焊料熔融，一方与金属图案MP接合，另一方与半导体芯片SC1、SC2的背面SCb的电极接合。然后，当通过冷却焊料使其固化时，半导体芯片SC1分别固定在金属图案MP上。此外，之后，因为存在在固化了的导电性粘接材料SD的周围残留有助焊剂成分的残渣的情况，所以清洗基板CS1来除去残渣。
再者，除了半导体芯片SC1、SC2，还搭载例如电容器等半导体芯片SC1以外的芯片部件(电子部件、功能性元件)的情况下，能够在本工序中一并搭载。
此外，上述是芯片搭载工序的一例，能够适用各种变形例。例如，也可以通过非破坏检查，来检查半导体芯片SC1、SC2与金属图案MP的接合部分的状态。
＜引线接合＞
接着，在图22所示的引线接合工序中，如图25所示，将半导体芯片SC1和金属图案MP经由导线(导电性部件)BW电连接。图25是表示在图24所示的半导体芯片上连接有导线后的状态的剖视图。
如使用图13所说明的那样，本工序中，高侧用的半导体芯片SCH的发射极EP(参照图4)经由多个导线BW与金属图案MPU、金属图案MPV和金属图案MPW之中的某一者连接。此外，低侧用的半导体芯片SCL的发射极EP经由多个导线BW与金属图案MPL连接。此外，高侧用的半导体芯片SCH和低侧用的半导体芯片SCL各自具有的栅极GP(参照图4)分别经由导线BW与金属图案MPT电连接。
此外，高侧用的半导体芯片SC2的阳极ADP(参照图7)经由多个导线BW与金属图案MPU、金属图案MPV或者金属图案MPW的某一者和输出用的金属图案MPT连接。此外，低侧用的半导体芯片SC2的阳极ADP经由多个导线BW与金属图案MPL连接。
图13所示的多个导线BW是金属导线，本实施方式中例如由铝形成。但是，导线BW的材料中存在各种变形例，除了铝之外，还能够使用金或者铜。再者，本实施方式中，示出了使用导线作为将半导体芯片SC1和金属图案MP电连接的部件的例子，但是作为变形例，还能够使用形成为带状的金属(例如铝带)。此外，或者，还能够使用形成有图案的金属板(铜夹)，经由焊料连接。
此外，上述是引线接合工序的一例，能够适用各种变形例。例如，也可以检查导线BW与被接合部的接合部分的状态。
＜端子搭载＞
接着，图22所示的端子搭载工序中，如图26所示，在多个金属图案MP上搭载端子LD。图26是表示在图25所示的基板上搭载有多个端子的状态的剖视图。端子LD是用于将多个金属图案和未图示的外部设备电连接的引线端子，将细长延伸的一个端部与金属图案MP连接。图25所示的例子中，多个端子LD分别经由导电性粘接材料SD搭载在金属图案MP上。
此外，图13所示的例子中，在多个金属图案MP之中被供给高侧的电位的金属图案MPH和被供给低侧的电位的金属图案MPL上，分别在长边方向的两端(作为短边的边CSe3侧和边CSe4侧)搭载端子LD。此外，在多个金属图案MPT的每个各搭载一个端子LD。此外，在金属图案MPU、金属图案MPV和金属图案MPW的每个不直接连接端子LD。
再者，虽然图26中省略图示，但是在一并连接多个端子LD的情况下，优选使用保持多个端子LD的未图示的夹具。例如，如果多个端子LD经由未图示的支架框相互连结，则通过使用夹具保持支架框，能够一起保持多个端子LD。该情况下，通过在连接多个端子LD后切断支架框，多个端子LD分别分开。
＜框体安装＞
接着，图22所示的框体安装工序中，如图27所示，以包围基板CS1的周围的方式安装框体HS，经由粘接材料BD1固定基板CS1和框体HS。图27是示意地表示在图26所示的基板上安装框体的工序的剖视图。本工序中，以覆盖基板CS1的上表面CSt的周缘部的方式粘接固定框体HS的支承部HSF。基板CS1的上表面CSt的周缘部和框体HS的支承部HSF经由粘接材料BD1粘接固定。
此外，本工序中，如图27所示，优选在Z方向上使基板CS1的上下反转了的状态下将基板CS1安装在框体HS上的方法。即，图27所示的例子中，首先在框体HS的层差面Hf5、Hf7朝向上方的状态下将框体HS固定在支承台STG上。接着，在框体HS的层差面Hf5、Hf7上涂敷粘接材料BD1。再者，图27中，代表性地示出在框体HS的层差面Hf5、Hf7上涂敷了粘接材料BD1的状态，但是本工序中，在图18所示的层差面Hf5、Hf6、Hf7、Hf8、Hf11、Hf12、Hf13和Hf14每个上涂敷粘接材料BD1。
接着，如图27中添加空白的箭头示意地表示那样，将基板CS1的上表面CSt向框体HS的支承部HSF按压。由此，涂敷在各层差面的BD1变形，在基板CS1与框体HS的层差面之间扩展。在该状态下使粘接材料BD1固化后，基板CS1的上表面CSt的周缘部和框体HS的支承部HSF的层差面经由粘接材料BD1粘接固定。
根据本实施方式的方法，因为在各层差面朝向上方的状态下涂敷粘接材料BD1，所以即使在粘接材料BD1的粘度低的情况下，粘接材料BD1也不易向周围扩展。换言之，粘接材料BD1的材料选择的自由度高。此外，如果固化前的粘接材料BD1的粘度低，则在将基板CS1向框体HS按压时，粘接材料BD1容易浸润扩散。该情况下，在图18所示的各层差面与基板CS1之间难以残留间隙或者空洞。也就是说，根据本实施方式，容易控制夹设在基板CS1与框体HS之间的粘接材料BD1的量。
如使用图14所说明的那样，在安装电子装置EA1时，粘接材料BD1具有使从框体HS传递到基板CS1的外力EF1分散的功能。而且，通过控制夹设在基板CS1与框体HS之间的粘接材料BD1的量，能够稳定地抑制基板CS1的损伤。
＜封固＞
接着，在图22所示的封固工序中，如图12所示对由基板CS1和框体HS包围的空间内供给封固材料MG，封固多个端子LD各自的一部分、多个半导体芯片SC1和多个导线BW。本实施方式中，在没有安装图12所示的盖部(盖材料、盖)HST的状态下实施封固工序。此外，如图27所示，在框体HS的支承部HSF的内侧设置有开口部。因此，本实施方式中从开口部填充凝胶状的封固材料MG，封固图13所示的多个半导体芯片SC1、SC2和多个导线BW。
此外，如本实施方式那样，在使用流动性比较高的凝胶状的封固材料MG的情况下，在框体HS的支承部HSF与基板CS1的粘接部分(粘接材料BD1与基板CS1或者框体HS的接触界面)存在间隙时，封固材料MG也可能从间隙漏出。因此，从防止封固材料MG的泄漏的观点出发，优选基板CS1的上表面CSt与图18所示的各层差面之间的间隔小。因此，优选图18所示的各层差面之中与基板CS1的上表面CSt之间的间隔大的层差面，在使用图14和图15说明的、对基板CS1的损伤影响小的部分处，例如如图19所示的距离D3和图20所示的距离D4那样，减小层差面与基板CS1之间的间隔。
此外，如上述那样，在框体安装工序中，如果固化前的粘接材料BD1的粘度低则粘接材料容易浸润扩散，所以在框体HS的支承部HSF与基板CS1の粘接部分(粘接材料BD1与基板CS1或者框体HS的接触界面)不易产生间隙。
＜盖部安装＞
接着，在图22所示的封固工序中，如图12所示那样在框体HS的上部安装盖部HST，覆盖由封固材料MG封固的区域。通过用盖部HST覆盖由封固材料MG封固的区域，能够防止异物向框体HS的内部空间的侵入等。在框体HS的盖部HST形成有多个贯通孔，多个端子LD分别插入到多个贯通孔中(省略图示)。
盖部HST和支承部HSF例如经由未图示的粘接材料固定。或者，盖部HST也可以不经由粘接材料地载置在支承部HSF的收容部PKT(参照图12)上。在支承部HSF上，只要盖部HST的位置没有错开，则即使没有完全被固定，也能够防止异物向框体HS的内部空间的侵入。
通过以上的各工序，能够得到使用图3～图21说明的电子装置EA1。之后，进行外观检查和电试验等必要的检查、试验，并出货。此外，安装在图14所示的基板BP1上。作为相对于图22的变形例，还能够考虑包括至安装在图14所示的基板BP1上的工序为止来作为电子装置的制造方法。
以上，基于实施方式具体说明了由本发明人完成的发明，但是本实用新型不限定于上述实施方式，当然在不脱离其要旨的范围能够进行各种变更。再者，上述实施方式中针对几个变形例进行了说明，以下针对上述实施方式中说明的变形例以外的代表性的变形例进行说明。
＜变形例1＞
例如，在上述实施方式中，使用图21说明了沿着图18所示的边HSe5的层差面和沿着边HSe6的层差面的构造例，但有各种变形例。图28和图29分别是表示相对于图21的变形例的放大剖视图。
图28所示的电子装置EA2和图29所示的电子装置EA3各自的沿着框体HS的长边方向延伸的层差面的形状与图21所示的电子装置EA1不同。
图28所示的电子装置EA2具有的框体HS具有层差面Hf11(或者层差面Hf13)，该层差面Hf11(或者层差面Hf13)在X方向上位于层差面Hf5(或者层差面Hf7)与层差面Hf6之间，且在Z方向上隔着粘接材料BD1与基板CS1的上表面CSt相对。层差面Hf11(或者层差面Hf13)是以连接层差面Hf5(或者层差面Hf7)和层差面Hf6的方式在X方向上延伸的曲面。
此外，框体HS具有层差面Hf12(或者层差面Hf14)，该层差面Hf12(或者层差面Hf14)在X方向上位于层差面Hf8与层差面Hf5(或者层差面Hf7)之间，且在Z方向上隔着粘接材料BD1与基板CS1的上表面CSt相对。层差面Hf12(或者层差面Hf14)是以连接层差面Hf5(或者层差面Hf7)和层差面Hf8的方式在X方向上延伸的曲面。
在电子装置EA2的情况下，距离D5和距离D6的值逐渐变化。换言之，在从层差面Hf6(或者层差面Hf8)至层差面Hf5(或者层差面Hf7)的路径中，没有距离D5(或者距离D6)急剧变化的拐点。因此，在框体HS的凸缘部FLG(参照图14)产生了变形时，难以产生局部地施加强力的部位。
再者，虽然省略图示，但是作为相对于图28的变形例，层差面Hf11、Hf12、Hf13和Hf14也可以分别是相对于与层差面Hf5平行的基准面倾斜的倾斜面。该情况下，与图21所示的电子装置EA1相比，在框体HS的凸缘部FLG(参照图14)产生了变形时，难以产生局所地施加强力的部位。但是，因为在倾斜面与水平面交叉的部分可能施加比其他部分强的力，所以优选如图28所示那样是曲面。
此外，虽然省略图示，但是与图21所示的电子装置EA1的情况同样，在图28所示的电子装置EA2的情况下，层差面Hf5(或者层差面Hf7)也在X方向上位于两个贯通孔THH(参照图18)的中间。换言之，图18所示的层差面Hf5(或者层差面Hf7)包括框体HS的边HSe5(或者边HSe6)的中点。
此外，图29所示的电子装置EA3具有的框体HS具有多个层差面Hf5和以被夹在多个层差面Hf5之间的方式配置的层差面(面、基板保持面)Hf15，该多个层差面Hf5在Y方向(参照图18)上位于边HSe5(参照图18)与基板CS1的边CSe1(参照图18)之间，且在Z方向上隔着粘接材料BD1与基板CS1的上表面CSt相对。此外，框体HS具有多个层差面Hf7和以夹在多个层差面Hf7之间的方式配置的层差面(面、基板保持面)Hf16，该多个层差面Hf7在Y方向(参照图18)上位于边HSe6(参照图18)与基板CS1的边CSe2(参照图18)之间，且在Z方向上隔着粘接材料BD1与基板CS1的上表面CSt相对。此外，基板CS1的上表面CSt与框体HS的层差面Hf15(或者层差面Hf16)之间的间隔即距离D7比基板CS1的上表面CSt与框体HS的层差面Hf5(或者层差面Hf7)之间的间隔即距离D3(或者距离D4)大。
换言之，在电子装置EA3的情况下，在沿着框体HS的长边设置的层差面中，在多个部位设置有凸形状的部分(层差面Hf5或者层差面Hf7)。该情况下，因为在上述的框体安装工序中，通过多个部位的凸形状的部分支承基板CS1，所以基板CS1的姿态稳定。换言之，容易控制框体HS的多个层差面与基板CS1的上表面CSt所成的角度。
如图29所示，框体HS具有层差面Hf11(或者层差面Hf13)，该层差面Hf11(或者层差面Hf13)在X方向上位于多个层差面Hf5(或者层差面Hf7)之中位于最靠近层差面Hf6的位置的层差面Hf5(或者层差面Hf7)与层差面Hf6之间，且在Z方向上隔着粘接材料BD1与基板CS1的上表面CSt相对。此外，基板CS1的上表面CSt与框体HS的层差面Hf11(或者层差面Hf13)之间的距离D5比基板CS1的上表面CSt与框体HS的层差面Hf5(或者层差面Hf7)之间的距离D3(或者距离D4)大。此外，图29所示的例子中，层差面Hf11(或者层差面Hf13)与层差面Hf6相连，距离D5是与距离D1相同的值。因此，在具有图18所示的边HSe5(或者边HSe6)的多个层差面之中配置在最靠近短边侧的层差面Hf6的位置的层差面Hf11(或者层差面Hf13)与基板CS1的上表面CSt之间，配置了足够量的粘接材料BD1。
此外，框体HS具有层差面Hf12(或者层差面Hf14)，该层差面Hf12(或者层差面Hf14)在X方向上位于多个层差面Hf5(或者层差面Hf7)之中位于最靠近层差面Hf8的位置的层差面Hf5(或者层差面Hf7)与层差面Hf8之间，且在Z方向上隔着粘接材料BD1与基板CS1的上表面CSt相对。此外，基板CS1的上表面CSt与框体HS的层差面Hf12(或者层差面Hf14)之间的距离D6比基板CS1的上表面CSt与框体HS的层差面Hf5(或者层差面Hf7)之间的距离D3(或者距离D4)大。此外，图29所示的例子中，层差面Hf12(或者层差面Hf14)与层差面Hf8相连，距离D6是与距离D2相同的值。因此，在具有图18所示的边HSe5(或者边HSe6)的多个层差面之中配置在最靠近短边侧的层差面Hf8的位置的层差面Hf12(或者层差面Hf14)与基板CS1的上表面CSt之间，配置了足够量的粘接材料BD1。
此外，图29所示的层差面Hf15(或者层差面Hf16)设置于沿着框体HS的长边设置的层差面的中间地点。换言之，层差面Hf15(或者层差面Hf16)包括图18所示的框体HS的边HSe5(或者边HSe6)的中点。该情况下，因为夹着边HSe5(或者边HSe6)的中点在两侧配置凸形状的部分，所以容易稳定基板CS1的姿态。
此外，图29所示的例子中，层差面Hf15(或者层差面Hf16)的距离D7是与距离D1相同的值。因此，在Z方向上，层差面Hf15(或者层差面Hf16)位于图12所示的半导体芯片SC1的表面SCt与背面SCb之间的高度。
＜变形例2＞
此外，例如，上述实施方式中对作为构成开关元件的晶体管Q1而使用IGBT的例子进行了说明。但是，作为变形例，作为逆变器电路的开关元件，也可以使用功率MOSFET。在功率MOSFET的情况下，在构成晶体管的半导体元件内形成作为寄生二极管的体二极管。该体二极管发挥图9所示的二极管(续流二极管)FWD的功能。因此，如果使用具有功率MOSFET的半导体芯片，则在该半导体芯片的内部内置体二极管。因此，在使用功率MOSFET的情况下，作为一个开关元件使用一个半导体芯片即可。
此外，在作为逆变器电路的开关元件使用功率MOSFET的情况下，在上述实施方式的说明中，能够将记载为发射极的部分替换为源极、并将记载为集电极的部分替换为漏极来适用。因此，省略重复的说明。
＜变形例3＞
此外，例如，上述实施方式中，作为一例记载了电子装置EA1的各构成部件的尺寸例子，但除了上述实施方式中说明的例子之外，还能够适用各种变形例。例如，上述实施方式中，示例了图11所示的贯通孔THH的开口径(圆形的开口部的直径)，并对开口径比框体HS的边HSe1与基板CS1的边CSe1之间的距离大的实施方式进行了说明。此外，上述实施方式中，对从一个贯通孔THH的边缘至基板CS1的边CSe3、CSe4为止的最短距离比贯通孔THH的开口径小的实施方式进行了说明。从提高电子装置EA1的固定强度的观点出发，优选使图14所示的螺钉BOL的直径大。因此，使螺钉BOL的插入位置靠近基板CS1时容易成立上述的关系，由此，基板CS1容易受损。但是，即使在贯通孔THH的开口径小的电子装置的情况下，也能够适用在上述实施方式和变形例中说明的技术。
＜变形例4＞
此外，例如如上述那样对各种变形例进行了说明，但是也能够组合上述中说明的各变形例彼此而适用。
此外，如果对在上述实施方式中说明的电子装置和其制造方法提取技术思想，则能够以下述方式体现。
〔附记1〕
一种电子装置的制造方法，其包括：
(a)准备第一基板的工序，该第一基板具有供多个半导体芯片搭载且形成有由金属构成的第一图案的第一表面和位于所述第一表面的相反侧且形成有由金属构成的第二图案的第一背面；
(b)以包围所述第一基板的周缘部的方式经由粘接材料固定壳体的工序；
(c)所述(b)工序之后，在所述壳体内填充封固材料，封固所述多个半导体芯片的工序；和
(d)所述(c)工序之后，在所述第一基板的所述第一背面和第二基板隔着热传导材料相对的状态下，将所述壳体螺合固定在所述第二基板上的工序，
在从所述第一基板的所述第一背面侧观察的仰视下，所述壳体具有：在第一方向延伸的第一长边；在所述第一方向延伸且位于所述第一长边的相反侧的第二长边；在所述第一方向延伸且位于所述第一长边与所述第二长边之间的第三长边；在所述第一方向延伸且位于所述第三长边与所述第二长边之间的第四长边；沿着与所述第一方向交叉的第二方向延伸的第一短边；在所述第二方向延伸且位于所述第一短边的相反侧的第二短边；在所述第二方向延伸且位于所述第一短边与所述第二短边之间的第三短边；在所述第二方向延伸且位于所述第三短边与所述第二短边之间的第四短边，
所述第一基板具有：在所述第一方向延伸且位于所述第一长边与所述第三长边之间的第五长边；沿着所述第五长边延伸且位于所述第二长边与所述第四长边之间的第六长边；沿着所述第二方向延伸且位于所述第一短边与所述第三短边之间的第五短边；沿着所述第五短边延伸且位于所述第二短边与所述第四短边之间的第六短边，
所述壳体具有：在俯视下位于所述第一短边与所述第一基板的所述第五短边之间的第一面；第二面，其在从所述第一基板的所述第一表面和所述第一背面之中的一者朝向另一者的方向即第三方向上位于所述第一面的相反侧；在俯视下位于所述第二短边与所述第一基板的所述第六短边之间的第三面；在第三方向上位于所述第三面的相反侧的第四面；第五面，其在俯视下位于所述第三长边与所述第五长边之间，且在所述第三方向上隔着所述粘接材料与所述第一基板的所述第一表面相对；和第六面，其在俯视下位于所述第三短边与所述第五短边之间，且在所述第三方向上隔着所述粘接材料与所述第一基板的所述第一表面相对，
在所述第一方向上，在所述第一短边与所述第三短边之间形成有第一孔，该第一孔从所述第一面和所述第二面之中的一者到达另一者，在所述(d)工序中供螺钉插入，
在所述第一方向上，在所述第二短边与所述第四短边之间形成有第二孔，该第二孔从所述第三面和所述第四面之中的一者到达另一者，在所述(d)工序中供螺钉插入，
在所述第三方向上，所述壳体的所述第一面位于所述第一基板的所述第一表面与所述第二图案的背面之间的高度，
所述第一基板的所述第一表面与所述壳体的所述第六面之间的间隔比所述第一基板的所述第一表面与所述壳体的所述第五面之间的间隔大。

Claims (20)

1.一种电子装置，其特征在于，包括：
基板，其具有形成有由金属构成的第一图案的第一表面和位于所述第一表面的相反侧且形成有由金属构成的第二图案的第一背面；
搭载于所述第一图案的第二表面上的多个半导体芯片；
经由粘接材料固定在所述基板的所述第一表面上的壳体；和
封固材料，其封固所述基板的所述第一表面和所述多个半导体芯片，
所述基板的所述第二图案具有与所述基板的所述第一背面朝向相同侧的第二背面，
在俯视下，所述壳体具有：在第一方向延伸的第一长边；在所述第一方向延伸且位于所述第一长边的相反侧的第二长边；在所述第一方向延伸且位于所述第一长边与所述第二长边之间的第三长边；在所述第一方向延伸且位于所述第三长边与所述第二长边之间的第四长边；沿着与所述第一方向交叉的第二方向延伸的第一短边；在所述第二方向延伸且位于所述第一短边的相反侧的第二短边；在所述第二方向延伸且位于所述第一短边与所述第二短边之间的第三短边；在所述第二方向延伸且位于所述第三短边与所述第二短边之间的第四短边，所述基板具有：在所述第一方向延伸且位于所述第一长边与所述第三长边之间的第五长边；沿着所述第五长边延伸且位于所述第二长边与所述第四长边之间的第六长边；沿着所述第二方向延伸且位于所述第一短边与所述第三短边之间的第五短边；和沿着所述第五短边延伸且位于所述第二短边与所述第四短边之间的第六短边，
所述壳体具有：在俯视下位于所述第一短边与所述基板的所述第五短边之间的第一面；第二面，其在从所述基板的所述第一表面和所述第一背面之中的一者朝向另一者的方向即第三方向上位于所述第一面的相反侧；在俯视下位于所述第二短边与所述基板的所述第六短边之间的第三面；在所述第三方向上位于所述第三面的相反侧的第四面；第五面，其在俯视下位于所述第三长边与所述第五长边之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对；第六面，其在俯视下位于所述第三短边与所述第五短边之间，且在所述第三方向隔着所述粘接材料与所述基板的所述第一表面相对，
在所述第一方向上，在所述第一短边与所述第三短边之间形成有从所述第一面和所述第二面之中的一者到达另一者的第一孔，
在所述第一方向上，在所述第二短边与所述第四短边之间形成有从所述第三面和所述第四面之中的一者到达另一者的第二孔，
在所述第三方向上，所述壳体的所述第一面位于所述基板的所述第一表面与所述第二图案的所述第二背面之间的高度，
所述基板的所述第一表面与所述壳体的所述第六面之间的间隔比所述基板的所述第一表面与所述壳体的所述第五面之间的间隔大。
2.如权利要求1所述的电子装置，其特征在于：
在所述第三方向上，所述基板的所述第一表面与所述壳体的所述第六面之间的间隔比供所述半导体芯片搭载的所述第一图案的厚度大。
3.如权利要求1所述的电子装置，其特征在于：
所述基板的所述第一表面与所述壳体的所述第五面之间的间隔比所述基板的厚度小。
4.如权利要求1所述的电子装置，其特征在于：
所述多个半导体芯片分别具有第三表面和位于所述第三表面的相反侧且与所述第一图案的所述第二表面相面对的第三背面，
在所述第三方向上，所述壳体的所述第六面位于所述半导体芯片的所述第三表面与所述第三背面之间的高度。
5.如权利要求1所述的电子装置，其特征在于：
所述第一孔的直径比从所述壳体的所述第一长边至所述基板的所述第五长边为止的长度大。
6.如权利要求1所述的电子装置，其特征在于：
从所述第一孔的边缘至所述基板的所述第五短边为止的最短距离比所述第一孔的直径小。
7.如权利要求1所述的电子装置，其特征在于：
所述壳体具有第七面，所述第七面在所述第一方向上位于所述第五面与所述第六面之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对，
所述基板的所述第一表面与所述壳体的所述第七面之间的间隔比所述基板的所述第一表面与所述壳体的所述第五面之间的间隔大。
8.如权利要求7所述的电子装置，其特征在于：
所述壳体具有第八面和第九面，所述第八面在所述第一方向上位于所述第四短边与所述第六短边之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对；所述第九面在所述第一方向上位于所述第五面与所述第八面之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对，
所述基板的所述第一表面与所述壳体的所述第八面之间的间隔比所述基板的所述第一表面与所述壳体的所述第五面之间的间隔大，所述基板的所述第一表面与所述壳体的所述第七面之间的间隔比所述基板的所述第一表面与所述壳体的所述第五面之间的间隔大。
9.如权利要求1所述的电子装置，其特征在于：
所述壳体具有第七面，所述第七面在所述第二方向上位于所述第五面与所述第六面之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对，
所述第七面是以连接所述第五面和所述第六面的方式在所述第二方向上延伸的曲面。
10.如权利要求9所述的电子装置，其特征在于：
所述壳体具有第八面和第九面，所述第八面在所述第一方向上位于所述第四短边与所述第六短边之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对；所述第九面在所述第二方向上位于所述第五面与所述第八面之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对，
所述基板的所述第一表面与所述壳体的所述第八面之间的间隔比所述基板的所述第一表面与所述壳体的所述第五面之间的间隔大，
所述第九面是以连接所述第五面和所述第八面的方式在所述第二方向上延伸的曲面。
11.如权利要求7至10中任一项所述的电子装置，其特征在于：
所述第五面包括所述壳体的所述第三长边的中点。
12.如权利要求1所述的电子装置，其特征在于：
所述壳体具有：多个所述第五面，其在所述第二方向上位于所述第三长边与所述第五长边之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对；和第十面，其以夹在多个所述第五面之间的方式配置，
所述基板的所述第一表面与所述壳体的所述第十面之间的间隔比所述基板的所述第一表面与所述壳体的多个所述第五面的每一个之间的间隔大。
13.如权利要求12所述的电子装置，其特征在于：
所述壳体具有第七面，所述第七面在所述第二方向上位于多个所述第五面之中处于最靠近所述第六面的位置的所述第五面与所述第六面之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对，
所述基板的所述第一表面与所述壳体的所述第七面之间的间隔比所述基板的所述第一表面与所述壳体的所述第五面之间的间隔大。
14.如权利要求12或13所述的电子装置，其特征在于：
所述第十面包括所述壳体的所述第三长边的中点。
15.如权利要求12所述的电子装置，其特征在于：
所述多个半导体芯片分别具有第三表面和位于所述第三表面的相反侧且与所述第一图案的所述第二表面相面对的第三背面，
在所述第三方向上，所述壳体的所述第十面位于所述半导体芯片的所述第三表面与所述第三背面之间的高度。
16.如权利要求1所述的电子装置，其特征在于：
在从所述基板的所述第一背面侧观察的俯视下，连结所述第一孔的中心点和所述第二孔的中心点而成的第一假想线从所述基板的所述第一背面的中心点通过。
17.如权利要求1所述的电子装置，其特征在于：
在从所述基板的所述第一背面侧观察的俯视下，在所述基板的所述第三短边与所述壳体的所述第一面之间的间隙，露出所述粘接材料的一部分，
所述基板的所述第一表面与所述壳体的所述第六面之间的间隔比所述粘接材料的一部分露出的所述间隙的间隔大。
18.如权利要求1所述的电子装置，其特征在于：
所述壳体具有第八面，该第八面在所述第一方向上位于所述第四短边与所述基板的所述第六短边之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对，
所述基板的所述第一表面与所述壳体的所述第八面之间的间隔比所述基板的所述第一表面与所述壳体的所述第五面之间的间隔大。
19.如权利要求1所述的电子装置，其特征在于：
所述壳体具有第十一面，所述第十一面在所述第二方向上位于所述第四长边与所述基板的所述第六长边之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对，
所述基板的所述第一表面与所述壳体的所述第六面之间的间隔比所述基板的所述第一表面与所述壳体的所述第十一面之间的间隔大。
20.一种电子装置，其特征在于，包括：
基板，其具有形成有由金属构成的第一图案的第一表面、位于所述第一表面的相反侧且形成有由金属构成的第二图案的第一背面、和位于所述第一表面与所述第一背面之间的多个侧面；
搭载在所述第一图案的第二表面上的多个半导体芯片；
经由粘接材料固定在所述基板的所述第一表面的壳体；和
封固材料，其封固所述基板的所述第一表面和所述多个半导体芯片，
所述基板的所述第二图案具有与所述基板的所述第一背面朝向相同侧的第二背面，
在从所述基板的所述第一背面侧观察的俯视下，所述壳体具有：在第一方向延伸的第一长边；在所述第一方向延伸且位于所述第一长边的相反侧的第二长边；在所述第一方向延伸且位于所述第一长边与所述第二长边之间的第三长边；在所述第一方向延伸且位于所述第三长边与所述第二长边之间的第四长边；沿着与所述第一方向交叉的第二方向延伸的第一短边；在所述第二方向延伸且位于所述第一短边的相反侧的第二短边；在所述第二方向延伸且位于所述第一短边与所述第二短边之间的第三短边；在所述第二方向延伸且位于所述第三短边与所述第二短边之间的第四短边，
所述基板具有：在所述第一方向延伸且位于所述第一长边与所述第三长边之间的第五长边；沿着所述第五长边延伸且位于所述第二长边与所述第四长边之间的第六长边；沿着所述第二方向延伸且位于所述第一短边与所述第三短边之间的第五短边；沿着所述第五短边延伸且位于所述第二短边与所述第四短边之间的第六短边，
所述壳体具有：在俯视下位于所述第一短边与所述基板的所述第五短边之间的第一面；第二面，其在从所述基板的所述第一表面和所述第一背面之中的一者朝向另一者的方向即第三方向上位于所述第一面的相反侧；在俯视下位于所述第二短边与所述基板的所述第六短边之间的第三面；在所述第三方向上位于所述第三面的相反侧的第四面；第五面，其在俯视下位于所述第三长边与所述第五长边之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对；第六面，其在俯视下位于所述第三短边与所述第五短边之间，且在所述第三方向上隔着所述粘接材料与所述基板的所述第一表面相对；和第一侧面，其与所述第六面和所述第一面交叉，且与所述第六面和所述第一面相连，
在所述第一方向上，在所述第一短边与所述第三短边之间形成有从所述第一面和所述第二面之中的一者到达另一者的第一孔，
在所述第一方向上，在所述第二短边与所述第四短边之间形成有从所述第三面和所述第四面之中的一者到达另一者的第二孔，
在所述第三方向上，所述壳体的所述第一侧面和所述基板的多个面之中的第二侧面彼此相对，
从所述基板的所述第一表面至所述壳体的所述第六面为止的高度比从所述基板的所述第一表面至所述壳体的所述第五面为止的高度大。
CN201721401780.6U 2016-10-31 2017-10-27 电子装置 Active CN207503955U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-213676 2016-10-31
JP2016213676A JP6673803B2 (ja) 2016-10-31 2016-10-31 電子装置

Publications (1)

Publication Number Publication Date
CN207503955U true CN207503955U (zh) 2018-06-15

Family

ID=60201334

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201721401780.6U Active CN207503955U (zh) 2016-10-31 2017-10-27 电子装置
CN201711025429.6A Pending CN108022885A (zh) 2016-10-31 2017-10-27 电子装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201711025429.6A Pending CN108022885A (zh) 2016-10-31 2017-10-27 电子装置

Country Status (6)

Country Link
US (2) US10050007B2 (zh)
EP (1) EP3316291A1 (zh)
JP (1) JP6673803B2 (zh)
CN (2) CN207503955U (zh)
HK (1) HK1252139A1 (zh)
TW (1) TW201834192A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108022885A (zh) * 2016-10-31 2018-05-11 瑞萨电子株式会社 电子装置
CN115101512A (zh) * 2022-06-16 2022-09-23 宁波芯健半导体有限公司 一种晶圆级mpw芯片封装结构及封装方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107962B2 (en) * 2018-12-18 2021-08-31 Soulnano Limited UV LED array with power interconnect and heat sink
JP2022044549A (ja) * 2020-09-07 2022-03-17 ロバート ボッシュ （オーストラリア） ピーティーワイ リミテッド 整流素子のパッケージング方法および整流素子
US11678468B2 (en) * 2020-09-24 2023-06-13 Dana Tm4 Inc. High density power module

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3225457B2 (ja) * 1995-02-28 2001-11-05 株式会社日立製作所 半導体装置
JP5362624B2 (ja) * 2010-03-09 2013-12-11 株式会社三社電機製作所 パワー半導体モジュール
CN103975430B (zh) * 2011-11-30 2016-12-07 三菱电机株式会社 半导体装置及车载用功率转换装置
JP2015122453A (ja) * 2013-12-25 2015-07-02 ダイキン工業株式会社 パワーモジュール
CN104810328B (zh) * 2014-01-28 2018-07-06 台达电子企业管理（上海）有限公司 封装外壳及具有该封装外壳的功率模块
JP6673803B2 (ja) * 2016-10-31 2020-03-25 ルネサスエレクトロニクス株式会社 電子装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108022885A (zh) * 2016-10-31 2018-05-11 瑞萨电子株式会社 电子装置
CN115101512A (zh) * 2022-06-16 2022-09-23 宁波芯健半导体有限公司 一种晶圆级mpw芯片封装结构及封装方法

Also Published As

Publication number Publication date
US10177110B2 (en) 2019-01-08
JP6673803B2 (ja) 2020-03-25
EP3316291A1 (en) 2018-05-02
HK1252139A1 (zh) 2019-05-17
US20180337158A1 (en) 2018-11-22
US10050007B2 (en) 2018-08-14
TW201834192A (zh) 2018-09-16
CN108022885A (zh) 2018-05-11
US20180122767A1 (en) 2018-05-03
JP2018074047A (ja) 2018-05-10

Similar Documents

Publication Publication Date Title
CN207503955U (zh) 电子装置
DE102011085282B4 (de) Korrosionsgeschütztes Halbleitermodul und Verfahren zur Herstellung eines korrosionsgeschützten Halbleitermoduls
EP2546874B1 (en) Stacked Half-Bridge Power Module
US10304761B2 (en) Semiconductor device and alternator using same
CN104253117B (zh) 半导体装置
CN105470226B (zh) 半导体器件
JP2015530748A (ja) 低いオン抵抗を有する、垂直にスタックされたパワーｆｅｔ及び同期バックコンバータ
US20040061221A1 (en) High power MCM package
EP1914805A2 (en) Semiconductor power module
CN207233730U (zh) 电子装置
CN108511396B (zh) 电子装置
US9275966B2 (en) Semiconductor device apparatus and assembly with opposite die orientations
CN109216299A (zh) 半导体模块的制造方法及半导体模块
CN109168321A (zh) 半导体模块
TWI745530B (zh) 電子裝置
JP2017511976A (ja) スタックされたチップ及びインターポーザを備えた部分的に薄化されたリードフレームを有するコンバータ
US11937413B2 (en) Power electronics module and method for fabricating a power electronics module
US20170323846A1 (en) Electronic power device with flat electronic interconnection structure
US11387174B2 (en) Semiconductor device
US11598904B2 (en) Power semiconductor module and method for producing a power semiconductor module
CN114175245A (zh) 功率模块
TW201131738A (en) A semiconductor package for power converter application

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant