JP2017511976A - スタックされたチップ及びインターポーザを備えた部分的に薄化されたリードフレームを有するコンバータ - Google Patents

スタックされたチップ及びインターポーザを備えた部分的に薄化されたリードフレームを有するコンバータ Download PDF

Info

Publication number
JP2017511976A
JP2017511976A JP2016553573A JP2016553573A JP2017511976A JP 2017511976 A JP2017511976 A JP 2017511976A JP 2016553573 A JP2016553573 A JP 2016553573A JP 2016553573 A JP2016553573 A JP 2016553573A JP 2017511976 A JP2017511976 A JP 2017511976A
Authority
JP
Japan
Prior art keywords
chip
fet
interposer
terminal
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016553573A
Other languages
English (en)
Other versions
JP2017511976A5 (ja
JP6534677B2 (ja
Inventor
ディンカー ジョシ ラジェヴ
ディンカー ジョシ ラジェヴ
Original Assignee
日本テキサス・インスツルメンツ株式会社
テキサス インスツルメンツ インコーポレイテッド
テキサス インスツルメンツ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本テキサス・インスツルメンツ株式会社, テキサス インスツルメンツ インコーポレイテッド, テキサス インスツルメンツ インコーポレイテッド filed Critical 日本テキサス・インスツルメンツ株式会社
Publication of JP2017511976A publication Critical patent/JP2017511976A/ja
Publication of JP2017511976A5 publication Critical patent/JP2017511976A5/ja
Application granted granted Critical
Publication of JP6534677B2 publication Critical patent/JP6534677B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Abstract

記載される例において、電力供給システム（１００）が、垂直に順次、ＱＦＮリードフレーム（１０１）、対向する側にＦＥＴ端子を備えた第１のチップ、平坦なインターポーザ（１２０）、及び、単一の側にＦＥＴ端子及び集積されたドライバ・制御回路の端子を備えた第２のチップ（１３０）を含む。リードフレームパッドは、第１のチップを取り付けるために適した深さ及びアウトラインを備えたポケットとして窪んだ部分を有し、第１のチップは、ポケットにおける一つの端子、及び窪んでいないパッド表面と共面の反対の端子を備える。インターポーザは、ギャップにより分離されるトレースにパターニングされる金属を含む。トレースは、第１の高さの金属及び第１の高さより小さい第２の高さの金属、及びギャップ及び高さ差を充填する絶縁性材料を含み、一つのインターポーザ側が第１のチップを備えたリードフレームパッドに取り付けられ、反対のインターポーザ側が第２のチップの端子に取り付けられる。

Description

本願は、概して半導体デバイス及びプロセスに関し、更に特定して言えば、スタックされたチップとインターポーザとを備えた部分的に薄化されたリードフレームを有し、配線及びクリップのない、ＤＣ／ＤＣコンバータの構造及び製造方法に関連する。
電力供給回路の中でも広く広まっているファミリは、ＤＣ電圧を別のＤＣ電圧に変換するためのパワースイッチングデバイスである。特に、増大しつつある電力搬送要件に適しているのが、直列に接続され、共通スイッチノードにより共に結合される、２つのパワーＭＯＳ電界効果トランジスタ（ＦＥＴ）を備えた電力ブロックである。このようなアッセンブリは、ハーフブリッジと呼ぶこともある。レギュレートドライバ及びコントローラが付加される場合、こういったアッセンブリは、パワー段と称され、又は、より一般的には同期バックコンバータと称される。同期バックコンバータにおいて、（ａ）ハイサイドスイッチと呼ぶこともある制御ＦＥＴチップは、供給電圧ＶＩＮとＬＣ出力フィルタとの間に接続され、（ｂ）ローサイドスイッチと呼ぶこともある同期（ｓｙｎｃ）ＦＥＴチップは、ＬＣ出力フィルタと接地電位との間に接続される。制御ＦＥＴチップ及び同期ＦＥＴチップのゲートは、コンバータ及びコントローラのドライバのための回路要素を含む半導体チップに接続される。半導体チップは接地電位にも接続される。
今日のパワースイッチングデバイスの多くでは、パワーＭＯＳＦＥＴのチップとドライバ及びコントローラＩＣのチップとは、個別の構成要素として水平に隣り合ってアセンブルされる。各チップは、典型的に、金属性リードフレームの矩形又は方形のパッドに取り付けられる。パッドは、入力／出力端子としてリードにより囲まれる。他のパワースイッチングデバイスにおいて、パワーＭＯＳＦＥＴチップ及びドライバ・コントローラＩＣは、単一のリードフレームパッド上に水平に隣り合ってアセンブルされ、単一のリードフレームパッドは、全ての４面でデバイス出力端子として働くリードにより囲まれる。リードは、カンチレバーエクステンションなしに共通に整形され、クワッドフラットノーリード（ＱＦＮ）又はスモールアウトラインノーリード（ＳＯＮ）デバイスの方式で配される。チップからリードへの電気的接続は、ボンディングワイヤによって提供され得、ボンディングワイヤは、（それらの長さ及び抵抗のため）著しい寄生インダクタンスをパワー回路に導入する。
幾つかの最近導入されたアドバンストアッセンブリにおいて、クリップが、多くの接続配線の代わりとなる。これらのクリップは、幅が広く、厚い金属でつくられ、そのため、クリップにより導入される寄生インダクタンスが最小である。各アセンブリは典型的にプラスチック封止にパッケージングされ、パッケージングされた構成要素は、電力供給システムの基板アッセンブリのためのディスクリート構成ブロックとして用いられる。
他の最近導入された方式において、制御ＦＥＴチップ及び同期ＦＥＴチップは、リードフレームパッドの上のスタックとして互いの頂部上に垂直にアセンブルされる。これら２つのうち物理的に面積が一層大きなチップがリードフレームパッドに取り付けられ、クリップが、スイッチノード及びスタック頂部への接続を提供する。物理的サイズとは関係なく、同期ＦＥＴチップは、デューティサイクル及び導通損失の考慮に起因して、制御ＦＥＴチップの能動エリアより大きな能動エリアを必要とする。同期チップ及び制御チップの両方がソースダウンアセンブルされるとき、（物理的に且つ能動エリアが）一層大きな同期チップがリードフレームパッド上にアセンブルされ、（物理的に且つ能動エリアが）一層小さな制御チップが、同期チップのドレインに連結されるソースを有して、スイッチノードを形成し、そのドレインが入力サプライＶＩＮに接続される。第１のクリップが、２つのチップ間のスイッチノードに接続される。スタック頂部の伸長された第２のクリップが、入力サプライＶＩＮに連結される。パッドは、接地電位にあり、動作において生成される熱のスプレッダとして機能する。ドライバ・制御ＩＣチップは、チップ及びクリップのスタック近くに水平に隣り合ってアセンブルされ、ボンディングワイヤによってＦＥＴゲート及びリードフレームリードと接続される。それらの形状及び材料のため、クリップ及びワイヤボンドは抵抗及びインダクタンスを有し、これらはシステムの寄生容量に寄与する。
更に別の最近導入された電力システムにおいて、ドライバ・制御チップが、第２のクリップの頂部上の垂直スタックに含まれる。このアセンブリ構造は、リードフレームパッド及び同様に印刷回路基板の占有面積を節約するが、非常に長い下方ボンディングワイヤのリスク、及び、ワイヤ流れのリスク、及びその後の封止プロセスの間の電気的短絡のリスクがある。
記載される例において、電力供給システム（ＤＣ／ＤＣコンバータなど）が、垂直にアセンブルされたスタックを有し、垂直にアセンブルされたスタックは、ＱＦＮリードフレーム、対向する側にＦＥＴ端子を備えた第１の（ローサイド）チップ、平坦なインターポーザ、及び一つの側にＦＥＴ端子を備えた第２の（ハイサイド）チップを順次含む。第２のチップは、ドライバ・コントローラ回路要素と統合される。リードフレームは、リード、及び、スタックから離れて面する第１の表面とスタックに面する第２の表面とを備えたパッドを有する。第１の表面は、ＰＣ基板への取り付けのためである。第２のパッド表面はポケットとして窪んだ部分を有し、ポケットは、ポケットにおいて半導体チップを取り付けるために適した深さ及びアウトラインを備える。パッドは、システムの接地された出力端子に連結される。第１のチップは、窪んだポケットに取り付けられるＦＥＴソース端子、及び窪んでいない第２のパッド表面と共面である、ＦＥＴドレイン及びゲート端子を有する。
インターポーザは、第１のチップに面する平坦な第３の表面、第２のチップに面する反対の平坦な第４の表面、及びこれらの表面間の均一な第１の高さを有する。インターポーザ金属は、ギャップにより分離されるトレースにパターニングされ、トレースは、第１の高さの金属、及び第１の高さより小さい第２の高さの金属を含む。絶縁性材料が、ギャップ及び第１及び第２の高さ間の差を充填する。システムのスイッチノード端子に連結された一つのトレースが、ローサイドＦＥＴのドレイン端子に取り付けられた第３の表面を備え、及びハイサイドＦＥＴのソース端子に取り付けられた第４の表面を備える。システムの入力端子に連結された別のトレースが、ハイサイドＦＥＴのドレイン端子に取り付けられた第４の表面を有する。
垂直にスタックされたチップ及びインターポーザを備えた電力供給システムの例示の実施例の斜視図であって、このシステムにはボンディングワイヤ及びクリップがない。
パッドを備えたリードフレームの上面図であり、これは、半導体ＦＥＴチップをアセンブルするために適した部分的に薄化された又は窪んだ部分を有する。
リードフレームパッドの窪んだ部分に取り付けられた半導体ＦＥＴチップを備えた図２のリードフレームの図であり、チップは、垂直にスタックされたシステムの第１のチップであり、取り付けられていないチップ端子が、リードフレームパッドの窪んでいない部分と共面である。
システムの半導体チップを相互接続するための金属のシートに形成されるインターポーザの上面図である。
図４のインターポーザの底部図である。
平坦なシート金属が、パターニング、部分的薄化、及び金属トレース間のギャップを絶縁性材料で充填する工程を介して処理された後の、図４及び図５のインターポーザの一部の断面である。
リードフレーム及び第１のチップに取り付けられたインターポーザを備えた垂直スタックの斜視図である。
インターポーザにフリップ取り付けされた第２のＦＥＴチップを備えた垂直スタックの斜視図である。
ＤＣ／ＤＣパワーコンバータでは、小型化に対する絶え間ない市場トレンドにより、アセンブルされたシステムにより消費される基板エリアの低減、及び低減された高さが要求されている。これらの目標は、システム性能の改善及びコスト低減と同時に達成されることが好ましい。
リードフレームパッド上に垂直にアセンブルされるチップ及びクリップのシステムの高さは、ローサイドＦＥＴチップがリードフレームパッドに埋め込まれる場合に低減され得、リードフレームパッドは、チップの挿入を可能にするために薄化されたポケットを有する。挿入後、チップの一つの端子がパッドに電気的に取り付けられ、チップの露出された他の端子が、薄化されていないパッド部分及びリードの表面と共面となる。
要素をそれらの機能を犠牲にすることなく排除するために、システム高さを著しく低減する方法が、両方のクリップを単一のインターポーザで置き換えることによって、及びその回路要素をハイサイドＦＥＴのチップに統合することによりディスクリートのドライバ・コントローラチップを排除することによって達成される。平坦なインターポーザが、金属のシートから、高電流を搬送すること及び熱を拡散することが可能な、部分的に薄化された低抵抗トレースのネットワークへと金属性リードフレームをスタンピング及びコイニング（coining）することよって、及びその後、ギャップ及び部分的に薄化された金属部分を絶縁及び補強モールディング化合物で充填することによって事前作製される。リードフレームパッド上にスタックされるインターポーザは、パッドポケットに挿入されたローサイドチップの端子に取り付けられた一つのトレース、及びリードに取り付けられた他のトレースを有する。他のインターポーザトレースが、ハイサイドＦＥＴの端子及び集積されたドライバ・制御回路要素の端子を備えたインターポーザの頂部上にスタックされたハイサイドチップに取り付けられる。リードフレーム、インターポーザ、及びチップのスタックは、パッケージング化合物に封止され得るが、ハイサイドチップの取り付けられていない表面が封止されないままであるとき、それをヒートシンクを取り付けるために利用し得ることは技術的利点である。このヒートシンクは、基板シンクに接続されるリードフレームパッドと共に、システムの二重の冷却を可能とする。
図１は、概して、例示の実施例の１００で示す、ＤＣ／ＤＣコンバータなどの電力供給システムを示し、リードフレーム１０１のレール１０２をトリミングする工程の前のシステムが示されている。明確にするため、システム１００は、透明の封止１９０を備えて示されている。好ましい実際の封止は、トランスファモールド技術に適した黒色エポキシ配合を用いる。図１の例示のシステムは、１ｍｍ未満の厚み１９１（例えば、約０．６〜約０．８ｍｍ）と、約５ｍｍのシステム長さ１９２及び約６ｍｍの幅１９３を備えた矩形のフットプリントとを有する。他のシステムは正方形であってよく、幾つかは３ｍｍ×３ｍｍの小ささである。
透明の封止を介して見ることができるのは、垂直にアセンブルされたスタックであり、これは、順次、リードフレーム１０１、対向する側のＦＥＴ端子（図１では見ることはできない）を備えた第１のチップ、平坦なインターポーザ１２０、及び一つの側の（この側は図１では見ることはできない）ＦＥＴ端子を備えた第２のチップ１３０を含む。図１は、第２のチップ１３０のベアシリコン表面を示す。金属リードフレーム１０１は概して、クワッドフラットノーリード（ＱＦＮ）及びスモールアウトラインノーリード（ＳＯＮ）タイプのモジュールに適している。リードフレームは、パッド（図１では見ることができない）、及び複数のリード１０３、１０４、１０５、及び１０６を含む。リードフレームは、銅又は銅合金でつくられることが好ましく、代替の金属選択肢には、アルミニウム、鉄ニッケル合金、及びＫｏｖａｒ（商標）が含まれる。リードフレームの両方の表面は、ニッケル、パラジウム、及び金のめっきされた層のシーケンスなどにより、はんだ取り付けを促進するように準備され得る。また、少なくとも一つの表面は、銀のめっきされる層などにより、熱伝導率を高めるように堆積された金属層を有し得る。図１に示す例示の実施例のためのリードフレーム金属の好ましい厚み１０１ｃは、０．２ｍｍから０．３ｍｍまでの範囲にあり、他の実施例が、一層厚い又は一層薄いリードフレーム金属を用い得る。低コスト及びバッチ処理のため、シート金属で開始し、スタンピング又はエッチングによりストリップとしてリードフレームを製造し、及び、封止プロセスの後ストリップをトリミングすることによるモジュールのためにリードフレームをシンギュレートすることが好ましい。電気的に、パッドは、電力供給システムの接地された出力端子に連結される。
リードフレーム１０１は、スタックから離れた方向に面し、図１０においてより詳細に示す（ａ）第１の表面１０１ａと、スタックへの方向に面し、図２において更に詳細に説明する（ｂ）第２の表面１０１ｂとを有する。インターポーザ１２０は、リードフレームに面する平坦な表面１２０ａを有し、表面１２０ａは本明細書において第３の表面と称する。反対の平坦な表面１２０ｂは、リードフレームから離れて面し、本明細書において第４の表面と称し、これは図１において見ることができる。平坦な表面１２０ａ及び１２０ｂの間で、インターポーザ１２０は、本明細書において第１の高さと称する均一の高さ１２０ｃを有する。図１の例示の実施例において、高さ１２０ｃは、約０．２ｍｍ〜約０．３ｍｍであり得、他の実施例において、インターポーザは一層薄く又は一層厚くし得る。
図４、図５、及び図６において更に詳細に記載されるように、インターポーザ１２０は、平坦な金属のシートでつくられ、平坦な金属のシートは、ギャップにより分離される複数のトレースにパターニングされる。複数のトレースの幾つかを図１において見ることができ、それらは概して１２１で示される。１２１ａと示され、本明細書において第１のトレースと称される、複数のトレースの一つが、システムの入力端子に連結される。幾つかのトレースは、部分エッチング又はコイニングにより構成され得、そのため、それらは、第１の高さの金属と、第１の高さより小さい第２の高さの金属とを含む。モールディングプロセスによって提供される重合体の化合物などの絶縁性材料が、ギャップ１２２と、第１及び第２の高さ間の差とを充填するために用いられる。従って、インターポーザ１２０は、表面１２０ａ及び１２０ｂ上に異なる取り付けパッドを提供し得、更に、取り付けパッド間の相互接続トレースを提供する。高い電気的及び熱的伝導性を提供するベース金属が選択される場合、相互接続は、低い電気抵抗及び良好な熱拡散特性を示す。
図１は更に、本明細書において第２のＦＥＴチップ又はシステムのハイサイドと称する、ＦＥＴチップ１３０の側１３０ｂを示す。端子は、側１３０ｂとは反対のチップ側にある（そのため、図１において見ることができない）ため、チップ１３０の側１３０ｂにはＦＥＴ端子がない。チップ１３０は、全てのその端子でインターポーザの第４の表面１２０ｂにフリップ取り付けされる。図１において見ることができるのはインターポーザトレースエリア１２２であり、インターポーザトレースエリア１２２上に第２のＦＥＴのソース端子が取り付けられ、これが電気的にシステムのスイッチノードとして働く。システム１００がパッケージング化合物１９０に封止されるとき、チップ１３０の表面１３０ｂは封止されないままであり得、そのため、それをヒートシンク取り付けのために利用することができ、システムの熱的特性が改善される。
チップ１３０は、第２のＦＥＴを含み、ドライバ・制御回路要素と統合される。従って、側１３０ｂとは反対のチップ表面は、第２のＦＥＴの端子と、ドライバ・コントローラ回路要素の端子とを含む。図５に関連して述べるように、第２のＦＥＴの端子とドライバ・コントローラ回路要素の端子は、インターポーザに面し、マッチング（matching）インターポーザ金属コンタクトに取り付けられる。
図２は、レール１０２によりフレーミングされ、共に保持される、例示のリードフレーム１０１を示す。図２の斜視図は、第２の表面と称される第２のリードフレーム表面１０１ｂを実際に示し、その上に半導体チップのシーケンスがスタックされる（第１の表面１０１ａは図２には示していない）。例示の実施例において、パッド１０７はほぼ矩形の形状を有し、他のシステムでは、パッドは、正方形形状、又は、半導体チップを取り付けるために適した任意の構成を有し得る。第２のパッド表面１０１ｂの部分１０７ａが、パッド１０７の元の表面１０１ｂの平面に対して窪んでいる。図２において破線で記される部分１０７ａは、ポケットとして形作られ、半導体チップ（図３における１１０）を取り付けるために適した深さ及びアウトラインを有し、ポケットに底部端子を備える。この取り付けは、チップの頂部端子が元の表面１０１ｂの平面と共面となるように成される。窪みは、化学的又はイオンボンバードエッチング及び機械的コイニングを含む幾つかの手法の一つによって実現され得る。図２の例示のリードフレームにおいて、窪みは、リード１０５の部分１０５ａを含み、これは、ＦＥＴチップのアッセンブリにおけるＦＥＴチップ１１０のゲート端子のためのコンタクトとして機能する。
少なくとも幾つかのリードフレーム部分が、冶金学的組成を備えた表面を有する場合、金の薄い層、又は、ニッケル、パラジウム、及び金などの層のシーケンスなどの、はんだ取り付けが促進される。
図３は、リードフレームパッドの窪んだポケット１０７ａにおける第１のＦＥＴチップ１１０の取り付け後のリードフレーム１０１を示す。第１のＦＥＴチップ１１０は、システムのローサイド（ＬＳ）トランジスタとして機能する。これは、それが両方のチップ表面上に端子を有するため、いわゆる垂直ＦＥＴである。ＬＳ ＦＥＴのソース端子は、窪んだパッド部（図２における１０７ａ）に取り付けられ、これは、システムの接地された出力端子ＶＯＵＴに接続される。また、ＬＳ ＦＥＴのゲート端子は、窪んだリード部（図２における１０５ａ）に取り付けられ、これはＬＳゲートリードとして機能する。ＦＥＴチップ１１０のドレイン端子は、それが上向きであるので図３において見ることができ、このドレイン端子は、破線１１１により示されるおおよそのアウトライン内に配置され得る。チップ１１０の取り付けは、ドレイン端子が、窪んでいないパッド部分１０７の第２の表面１０１ｂと共面となるように成される。
図４、図５、及び図６はインターポーザ１２０を指す。図４は、第１のチップ１１０及びリードフレームパッドに面する平坦なインターポーザ表面１２０ａを示し、表面１２０ａはここでは第３の表面と称される。図５は、リードフレームから離れて面する反対の平坦なインターポーザ表面１２０ｂを示し、表面１２０ｂはここでは第４の表面と称される。表面１２０ａ及び１２０ｂ間で、インターポーザ１２０は均一の高さ１２０ｃを有し、そのため、インターポーザ１２０はシート状の特徴を有する。図４、図５、及び図６の例において、高さ１２０ｃは０．２ｍｍ〜０．４ｍｍであり得、好ましくは約０．３ｍｍである。図４及び図５が示すように、インターポーザ１２０のシートは、ギャップ１２２により分離される金属性トレース１２１にパターニングされる。ギャップは、電気的に絶縁性の材料、好ましくは、トランスファモールディングプロセスにおいて用いられるエポキシベース化合物を備えた絶縁性材料、で充填される。薄くされた部分がないトレースは、低い電気的及び熱抵抗を有し、大電流を搬送するため及び熱エネルギーを放散するために特に適している。
従って、図４及び図５に示されるインターポーザは、インターポーザ表面に取り付けられる半導体デバイスのための、平坦なシート状の相互接続（interconnector）であり、インターポーザは、絶縁性ゾーンを備えて互いに組み合わされた（interdigitated）金属性トレースのネットワークを有する。異なる金属対絶縁体高さ比に起因して、図４及び図５のインターポーザ表面は、異なる金属性コンタクトエリアを示す。図４に示すインターポーザ表面が、（図３において図示するような）リードフレームパッドのポケットに挿入された第１のチップ１１０を備えたリードフレームに取り付けられるべきであるため、図４のインターポーザ金属トレースは、パッド、リード、及びＦＥＴ端子の分布に合致し、また、複数の他のトレースは、ドライバ・コントローラ回路要素の端子として機能する。金属トレースは、システムの入力端子ＶＩＮに連結されるべきトレース４２１ａ、システムのスイッチノード端子ＶＳＷに連結されるべきトレース４２１ｂ、及び接地電位に接続されるべきトレース４２１ｃを含む。複数の他のトレースは、ドライバ・コントローラ回路要素の端子として機能する。他のトレース（図４におけるトレース４２１ｄなど、本明細書において第３のトレースと称される）は、第１及び第２のＦＥＴのゲートのための取り付けコンタクトとして機能する。
図５に示すインターポーザ表面はチップ１３０の端子に取り付けられ得るため、これは、第２のＦＥＴの端子と、集積されたドライバ・コントローラ回路要素の端子とを含み、図５のインターポーザ金属コンタクトは、これらの端子の分布に合致する。金属トレースは、（ａ）システムの入力端子ＶＩＮに連結されるべき第１のトレース１２１ａ、（ｂ）システムのスイッチノード端子ＶＳＷに連結されるべき第２のトレース１２１ｂ、（ｃ）接地電位に接続されるべきトレース１２１ｃ、及び（ｄ）トランジスタゲートに連結されるべき第３のトレース４２１ｄを含む。複数の他のトレースは、ドライバ・コントローラ回路要素の端子として機能し、それらは、図４において４２ｌｅで示す複数のトレースなど、本明細書において第４のトレースと称する。
図６におけるインターポーザ部の垂直断面が示すように、矢印６５１の方向に底部からインターポーザの第３の表面を見ると、矢印６５０の方向で頂部からインターポーザの第４の表面を見るのに比べて、ずっと大きなエリアが絶縁性材料で充填されることが分かる。或る金属性トレースの部分は、高さ６０１に対して低減された高さ６０２のトレース部分をつくるために、部分的に薄化されるか又はハーフエッチングされる。トレースの薄化された部分は、その後、好ましくは重合体のモールディング化合物である、絶縁性材料６１５で充填される。従って、インターポーザの底部図６５１は、上面図６５０に比べて一層大きな絶縁エリア及び低減された金属性エリアを示す。
図７は、パッド窪みに埋め込まれた、リードフレームリード、パッド、及び第１のチップに取り付けられた第３の表面１２０ａを備えたインターポーザ１２０を示す。第４の表面１２０ｂは、リードフレームから離れて面し、（例示のコンタクトとして）ＶＩＮに連結されるべきトレース１２１ａ、ＶＳＷに連結されるべきトレース１２１ｂ、及び接地されるべきトレース１２１ｃを示す。
図８は、インターポーザ１２０の第４の表面１２０ｂ上の金属トレースにフリップ取り付けされた第２のチップ１３０を示す。チップ１３０は、一つのチップ側の全ての３つの端子を備えたＦＥＴ、及び同じチップ側の端子を備えた電力コンバータシステムのためのドライバ及びコントローラとして働く集積回路を一つの半導体チップに組み合わせる。全ての端子がチップ側（これは、インターポーザに取り付けられる）にあるため、インターポーザ１２０から離れて面する反対のチップ側１３０ｂには端子がないままであり、特に、端子のないチップ側１３０ｂにヒートシンクが取り付けられ得るとき、熱エネルギーをシステムから離れて搬送するために利用可能である。
図７及び図８の例において、第２のＦＥＴ１３０のドレイン端子は、システムの入力端子に連結されるべき、インターポーザのトレース１２１ａに取り付けられる。第２のＦＥＴ１３０のソース端子は、システムのスイッチノード端子に連結されるべき、インターポーザのトレース１２１ｂに取り付けられる。更に、トレース１２１ｂが、第１のＦＥＴ１１０のドレイン端子に取り付けられる。
図８が示すように、既存の電力供給システムとは対照的に、電力供給システムのアッセンブリにおいて関与する金属クリップ又は金属性ボンディングワイヤがない。従来は、クリップが厚い金属でつくられ、ボンディングワイヤが、必要とされるループ高さを形成するための空間を必要とする。これらの要素を（それらの機能をなくすことなく）排除することは、システム高さの実質的な節約につながる。従って、図８の電力供給システムをパッケージング材料（トランスファモールディングプロセスにおいて用いられる重合体の化合物など）に封止した後、封止されたコンバータは１ｍｍ未満の高さを有し得る。図１に関連して述べたように、約０．６〜約０．８ｍｍの高さを備えたパッケージングされたコンバータが製造され得る。封止プロセスにおいて、リードフレームパッドの第１の表面１０１ａ及びリード（図２）が封止されないまま残され、更に、幾つかの実施例では、システムの熱的特性を高めるために第２のＦＥＴの表面１３０ｂが封止されないまま残され得る。
別の実施例において、電力供給システム（ＤＣ／ＤＣコンバータなど）を製造する方法が、リードと、第１及び第２の表面を備えたパッドとを備えたリードフレームを提供することにより開始し、第２の表面は、半導体チップを取り付けるために適した深さ及びアウトラインを備えたポケットのために窪んだ部分を有し、この窪みをつくるための適切な手法は、化学的エッチング、機械的コイニング、プラニッシュ加工、及びイオンミリングを含む。次に、第１の半導体チップが提供され、これは、一つのチップ側にソース及びゲート端子を備え、反対のチップ側にＦＥＴドレイン端子を備えたＦＥＴを有する。その後、第１のＦＥＴチップのソース端子は、リードフレームパッドの窪んだ第２の表面上に取り付けられる。
次の処理工程において、平坦なインターポーザが提供され、これは、絶縁性ゾーンを備えて交互に並ぶ金属性トレースのネットワークを備えた、第３及び第４の表面を有する。インターポーザは、それぞれのトレースをパッド及びリード及び第１のＦＥＴのドレイン端子に接続することにより、その第３の表面がリードフレームの第２の表面上に置かれる。
次に、第２のチップが、同じ側に、第２のＦＥＴのソース、ドレイン、及びゲート端子と、集積されたドライバ・コントローラ回路要素の端子とを有する。第２のチップは、第２のＦＥＴのソース、ドレイン、及びゲート端子とドライバ・コントローラ回路要素の端子を、それぞれのインターポーザトレースに接続することにより、インターポーザの第４の表面上に置かれる。従って、金属性クリップ及びボンディングワイヤの助けなしに、チップ及びインターポーザの垂直スタックがつくられる。この垂直スタックはパッケージング化合物に封止され得、パッケージング化合物は、リードフレームの少なくとも第１の表面を、及び幾つかのシステムにおいてＦＥＴ端子とは反対の第２のチップの表面も、封止されないまま残し得る。最終的に、パッケージから突出する如何なる接続リードフレームレールも、トリミングプロセスにおいて取り除かれ得る。
インターポーザの製造は、金属の平坦なシートを提供することで開始し、金属の平坦なシートは、第１の高さ、第１の平面における第１の表面、及び平行な第２の平面における第２の表面を有する。金属のシートは、ギャップにより分離される複数のトレースに（エッチング手法などにより）パターニングされる。その後、或るトレースの部分が、第１の高さより小さい第２の高さまで薄化される。適切な薄化手法には、エッチング、プラニッシュ加工、及びイオンミリングが含まれる。最終的に、ギャップ及び薄化されたトレース部分は、絶縁性材料（重合体のモールディング化合物など）で充填され、これは、第１及び第２の平面により限定される。従って、平坦なインターポーザは、絶縁性ゾーンを備えて交互に並ぶ金属性トレースのネットワークを備えた第３及び第４の表面を有し、金属性トレースのネットワークは、第３及び第４の表面で異なり得る。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。少なくとも一つのバージョンにおいて、例示の実施例を電界効果トランジスタに及び他の適切なパワートランジスタに適用する。
別の例として、ＦＥＴ端子とは反対の第２のチップの表面を封止されないまま残し、そのためこの表面が、好ましくははんだ付けにより、ヒートシンクに接続され得るようにすることにより、電力供給モジュールの高電流能力は更に拡張され得、効率が更に高められる。この構成において、モジュールは、リードフレームにより及び第２のＦＥＴの外向きに面する表面により二重に冷却され、そのため、熱を両方の大きな表面からヒートシンクへ放散することができる。

Claims (11)

  1. 電力供給システムであって、
    垂直にアセンブルされるスタックであって、ＱＦＮリードフレーム、対向する側にＦＥＴ端子を備えた第１のチップ、平坦なインターポーザ、及び一つの側にＦＥＴ端子を備えた第２のチップを順次含む、前記垂直にアセンブルされるスタック、
    を含み、
    前記リードフレームが、リード、及び前記スタックから離れて面する第１の表面と前記スタックに面する第２の表面とを備えたパッドを有し、パッドの前記第２の表面がポケットとして窪んだ部分を有し、前記ポケットが、前記ポケットにおいて半導体チップを取り付けるために適した深さ及びアウトラインを有し、前記パッドが、前記電力供給システムの接地された出力端子に連結され、
    前記第１のチップが、窪んだ前記ポケットに取り付けられる第１のＦＥＴのソース及びゲート端子、及びパッドの窪んでいない前記第２の表面と共面である第１のＦＥＴのドレイン端子を有し、
    前記インターポーザが、前記第１のチップに面する平坦な第３の表面、前記第２のチップに面する反対の平坦な第４の表面、及び前記第３及び第４の表面間の均一な第１の高さを有し、前記インターポーザの金属が、ギャップにより分離される複数のトレースにパターニングされ、前記複数のトレースが、前記第１の高さの金属、及び前記第１の高さより小さい第２の高さの金属を含み、前記ギャップ及び前記第１及び前記第２の高さ間の差を絶縁性材料が充填する、前記垂直にアセンブルされるスタック、
    前記複数のトレースの第１のトレースが、前記電力供給システムの入力端子に連結され、第２のＦＥＴのドレイン端子に取り付けられる前記第４の表面を有し、
    前記複数のトレースの第２のトレースが、前記電力供給システムのスイッチノード端子に連結され、前記第１のＦＥＴの前記ドレイン端子に取り付けられる前記第３の表面、及び前記第２のＦＥＴのソース端子に取り付けられる前記第４の表面を有する、
    電力供給システム。
  2. 請求項１に記載の電力供給システムであって、更に、前記リードフレームの前記第１の表面とリードとを封止されないまま残すパッケージを含む、電力供給システム。
  3. 請求項２に記載の電力供給システムであって、前記ＦＥＴ端子とは反対の前記第２のチップの側が封止されない、電力供給システム。
  4. 請求項２に記載の電力供給システムであって、前記封止されない第１のリードフレーム表面が熱エネルギーを拡散するために適している、電力供給システム。
  5. 請求項３に記載の電力供給システムであって、前記第２のチップの前記封止されない表面が熱エネルギーを拡散するために適している、電力供給システム。
  6. 請求項１に記載の電力供給システムであって、前記第１及び前記第２のチップのゲートが、インターポーザ金属の第３のトレースに連結される、電力供給システム。
  7. 請求項６に記載の電力供給システムであって、前記第２のチップが更に前記電力供給システムのドライバ・コントローラ回路要素と統合され、前記ドライバ・コントローラ回路の端子が、インターポーザ金属の第４のトレースに連結される、電力供給システム。
  8. 電力供給システムを製造する方法であって、
    リードと、第１及び第２の表面を備えたパッドとを有するリードフレームを提供することであって、前記第２の表面がポケットのために窪んだ部分を有し、前記ポケットが、半導体チップを取り付けるために適した深さ及びアウトラインを有すること、
    一つの側に第１のＦＥＴのソース及びゲート端子、及び反対の側に第１のＦＥＴのドレイン端子を備えた第１のチップを提供すること、
    前記第１のチップの前記ＦＥＴのソース端子を、前記パッドの窪んだ前記第２の表面に取り付けること、
    絶縁性ゾーンを備えて交互に並ぶ金属性トレースのネットワークを備えた第３及び第４の表面を有する平坦なインターポーザを提供すること、
    それぞれのトレースを前記パッド及びリード及び前記第１のＦＥＴのドレイン端子に接続することにより前記リードフレームの前記第２の表面上にその第３の表面を備えた前記インターポーザを置くこと、
    同じ側に、第２のＦＥＴのソース、ドレイン、及びゲート端子と、集積されたドライバ・コントローラ回路要素の端子とを有する第２のチップを提供すること、及び
    前記第２のＦＥＴの前記ソース、ドレイン、及びゲート端子と、前記ドライバ・コントローラ回路要素の前記端子とをそれぞれのトレースに接続することにより、前記インターポーザの前記第４の表面上に前記第２のチップを置き、垂直にスタックされた電力供給システムを完成すること、
    を含む、方法。
  9. 請求項８に記載の方法であって、前記インターポーザを提供する前に、
    第１の高さ、第１の平面における第１の表面、及び平行な第２の平面における第２の表面を有する平坦な金属のシートを提供すること、
    前記金属のシートを、ギャップにより分離される複数のトレースにパターニングすること、
    或るトレースの部分を前記第１の高さより小さい第２の高さまで薄化すること、及び
    絶縁性ゾーンを備えて交互に並ぶ金属性トレースのネットワークを備えた第３及び第４の表面を有する平坦なインターポーザをつくるために、前記第１及び前記第２の平面により限定される絶縁性材料で前記ギャップと前記薄化されたトレース部分とを充填すること、
    を更に含む、方法。
  10. 請求項８に記載の方法であって、前記第２のチップを置いた後、前記垂直にスタックされたシステムをパッケージング化合物に封止し、前記リードフレームの前記第１の表面を封止されないまま残すことを更に含む、方法。
  11. 請求項８に記載の方法であって、前記第２のチップを置いた後、前記垂直にスタックされたシステムをパッケージング化合物に封止し、前記リードフレームの前記第１の表面と、前記ＦＥＴ端子とは反対の前記第２のチップの表面とを封止されないまま残すことを更に含む、方法。
JP2016553573A 2014-02-20 2015-02-20 スタックされたチップ及びインターポーザを備えた部分的に薄化されたリードフレームを有するコンバータ Active JP6534677B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/185,502 2014-02-20
US14/185,502 US9136256B2 (en) 2014-02-20 2014-02-20 Converter having partially thinned leadframe with stacked chips and interposer, free of wires and clips
PCT/US2015/016739 WO2015127159A1 (en) 2014-02-20 2015-02-20 Converter having partially thinned leadframe with stacked chips and interposer

Publications (3)

Publication Number Publication Date
JP2017511976A true JP2017511976A (ja) 2017-04-27
JP2017511976A5 JP2017511976A5 (ja) 2018-04-05
JP6534677B2 JP6534677B2 (ja) 2019-06-26

Family

ID=53798782

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016553573A Active JP6534677B2 (ja) 2014-02-20 2015-02-20 スタックされたチップ及びインターポーザを備えた部分的に薄化されたリードフレームを有するコンバータ

Country Status (5)

Country Link
US (2) US9136256B2 (ja)
EP (1) EP3108503B1 (ja)
JP (1) JP6534677B2 (ja)
CN (1) CN106030788B (ja)
WO (1) WO2015127159A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8587099B1 (en) * 2012-05-02 2013-11-19 Texas Instruments Incorporated Leadframe having selective planishing
US10312184B2 (en) 2015-11-04 2019-06-04 Texas Instruments Incorporated Semiconductor systems having premolded dual leadframes
US20200135632A1 (en) * 2018-10-24 2020-04-30 Texas Instruments Incorporated Die isolation on a substrate
CN109545697A (zh) * 2018-12-26 2019-03-29 桂林电子科技大学 半导体封装方法及半导体封装结构
US10964629B2 (en) 2019-01-18 2021-03-30 Texas Instruments Incorporated Siderail with mold compound relief

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335972B2 (en) 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
DE102005055761B4 (de) * 2005-11-21 2008-02-07 Infineon Technologies Ag Leistungshalbleiterbauelement mit Halbleiterchipstapel in Brückenschaltung und Verfahren zur Herstellung desselben
US20080036078A1 (en) 2006-08-14 2008-02-14 Ciclon Semiconductor Device Corp. Wirebond-less semiconductor package
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US20120326287A1 (en) * 2011-06-27 2012-12-27 National Semiconductor Corporation Dc/dc convertor power module package incorporating a stacked controller and construction methodology
US20120228696A1 (en) * 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter
US8669650B2 (en) * 2011-03-31 2014-03-11 Alpha & Omega Semiconductor, Inc. Flip chip semiconductor device
US9508633B2 (en) 2011-08-22 2016-11-29 Texas Instruments Incorporated High performance power transistor having ultra-thin package
US20130082383A1 (en) 2011-10-03 2013-04-04 Texas Instruments Incorporated Electronic assembly having mixed interface including tsv die
US9184122B2 (en) * 2012-06-06 2015-11-10 Stats Chippac Ltd. Integrated circuit packaging system with interposer and method of manufacture thereof

Also Published As

Publication number Publication date
CN106030788B (zh) 2019-03-08
CN106030788A (zh) 2016-10-12
US9355946B2 (en) 2016-05-31
US20150235999A1 (en) 2015-08-20
EP3108503A4 (en) 2017-11-22
JP6534677B2 (ja) 2019-06-26
WO2015127159A1 (en) 2015-08-27
US9136256B2 (en) 2015-09-15
EP3108503B1 (en) 2019-04-10
US20150348890A1 (en) 2015-12-03
EP3108503A1 (en) 2016-12-28

Similar Documents

Publication Publication Date Title
US10930582B2 (en) Semiconductor device having terminals directly attachable to circuit board
US9425132B2 (en) Stacked synchronous buck converter having chip embedded in outside recess of leadframe
US9779967B2 (en) Ultra-thin power transistor and synchronous buck converter having customized footprint
JP2015530748A (ja) 低いオン抵抗を有する、垂直にスタックされたパワーｆｅｔ及び同期バックコンバータ
CN108155168B (zh) 电子器件
JP6534677B2 (ja) スタックされたチップ及びインターポーザを備えた部分的に薄化されたリードフレームを有するコンバータ
CN116053148A (zh) 具有双侧冷却的功率模块封装
CN107546191B (zh) 具有单列直插引线模块的半导体功率器件及其制备方法
US20240030200A1 (en) Semiconductor package and method
US20220293525A1 (en) Packaged half-bridge circuit

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180219

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190508

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190529

R150 Certificate of patent or registration of utility model

Ref document number: 6534677

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250