JP2018074047A - 電子装置 - Google Patents

電子装置 Download PDF

Info

Publication number
JP2018074047A
JP2018074047A JP2016213676A JP2016213676A JP2018074047A JP 2018074047 A JP2018074047 A JP 2018074047A JP 2016213676 A JP2016213676 A JP 2016213676A JP 2016213676 A JP2016213676 A JP 2016213676A JP 2018074047 A JP2018074047 A JP 2018074047A
Authority
JP
Japan
Prior art keywords
substrate
short side
case
long side
distance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016213676A
Other languages
English (en)
Other versions
JP6673803B2 (ja
Inventor
板東　晃司
Koji Bando
晃司 板東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016213676A priority Critical patent/JP6673803B2/ja
Priority to US15/721,904 priority patent/US10050007B2/en
Priority to TW106135624A priority patent/TW201834192A/zh
Priority to EP17198191.3A priority patent/EP3316291A1/en
Priority to CN201711025429.6A priority patent/CN108022885A/zh
Priority to CN201721401780.6U priority patent/CN207503955U/zh
Publication of JP2018074047A publication Critical patent/JP2018074047A/ja
Priority to US16/034,102 priority patent/US10177110B2/en
Priority to HK18111530.4A priority patent/HK1252139A1/zh
Application granted granted Critical
Publication of JP6673803B2 publication Critical patent/JP6673803B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4075—Mechanical elements
    • H01L2023/4087—Mounting accessories, interposers, clamping or screwing parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Inverter Devices (AREA)

Abstract

【課題】電子装置の性能を向上させる。
【解決手段】電子装置ＥＡ１は、半導体チップが搭載される上面（表面）ＣＳｔおよび上面ＣＳｔの反対側の下面（裏面）ＣＳｂを有する基板ＣＳ１、および接着材ＢＤ１を介して基板ＣＳ１に固定された筐体（ケース）ＨＳを有する。筐体ＨＳは、Ｘ方向において、一方の短辺側と他方の短辺側のそれぞれに形成された貫通孔を有している。基板ＣＳ１は、上記貫通孔の間に配置されている。基板ＣＳ１の上面ＣＳｔの一部分は、筐体ＨＳの下面ＨＳｂとは異なる高さに形成されている段差面の一部分と対向するように固定されている。また、上記段差面のうち、筐体ＨＳの短辺に沿って延びる部分（段差面Ｈｆ６）と基板ＣＳ１の上面ＣＳｔとの間隔（距離Ｄ１）は、上記段差面のうち、筐体ＨＳの長辺に沿って延びる部分（段差面Ｈｆ５）と基板ＣＳ１の上面ＣＳｔとの間隔（距離Ｄ３）より大きい。
【選択図】図２１

Description

本発明は、電子装置（半導体モジュール）に関し、例えば、基板上に搭載された半導体部品を覆うケースが取り付けられた電子装置に適用して有効な技術に関する。
特開平０８―２３６６６７号公報（特許文献１）には、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を形成した半導体チップと、ダイオードを形成した半導体チップと、が封止された半導体装置が配線基板上に複数個搭載されている電子装置が記載されている。
特開平０８―２３６６６７号公報
空気調節装置や自動車、あるいは各種産業機器などを駆動する電力供給システムには、インバータ回路などの電力変換回路が組み込まれる。この電力変換回路の構成例として、スイッチ素子として動作するトランジスタ（パワートランジスタ）を有する複数の半導体チップが一つの基板に搭載され、互いに電気的に接続された電子装置（電力変換装置、半導体モジュール）がある。
電子装置の態様として、基板上に搭載された半導体チップなどの複数の半導体部品が、基板上の配線やワイヤなどの導電性部材を介して互いに接続されている構成がある。また、基板にネジ挿入用の貫通孔を備えたケースが取り付けられ、実装基板等にケースをネジ止め固定することにより、電子装置を実装基板上に固定することが可能になる構造（以下、上記の構造を備えたモジュールを、ケースモジュールと呼ぶ）がある。
本願発明者は、上記したケースモジュールである電子装置の性能向上に向けた取り組みの一環として、ケースモジュールの実装面積の低減について検討した。この結果、ケースモジュールにおいて、ネジを挿入する孔の位置によっては、ネジで締め付ける力が基板に伝達され、基板が損傷する場合があることが判った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による電子装置は、半導体チップが搭載される表面および上記表面の反対側の裏面を有する基板、および接着材を介して上記基板に固定されたケースを有する。上記ケースは、長手方向である第１方向において、一方の短辺側に形成された第１孔、および他方の短辺側に形成された第２孔を有している。上記基板の裏面側から視た平面視において、上記基板は、上記第１孔と上記第２孔の間に配置されている。上記基板の表面の一部分は、上記ケースの下面とは異なる高さに形成されている段差面の一部分と、上記接着材を介して対向するように固定されている。また、上記段差面のうち、上記ケースの短辺に沿って延びる部分と上記基板の上記表面との間隔は、上記段差面のうち、上記ケースの長辺に沿って延びる部分と上記基板の上記表面との間隔より大きいものである。
上記一実施の形態によれば、電子装置の性能を向上させることができる。
直流電源と３相誘導モータの間に３相のインバータ回路を配置した回路図である。 ３相のインバータ回路の動作を説明するタイミングチャートである。 一実施の形態におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 図３に示すトランジスタが形成された半導体チップの表面側の形状を示す平面図である 図４に示す半導体チップの裏面を示す平面図である。 図４および図５に示す半導体チップが有するトランジスタの構造例を示す断面図である。 図３に示すダイオードが形成された半導体チップの表面側の形状を示す平面図である。 図７に示す半導体チップの裏面を示す平面図である。 図７および図８に示す半導体チップが有するダイオードの構造例を示す断面図である。 図３に示す電子装置の外観を示す斜視図である。 図１０に示す電子装置の裏面側を示す平面図である。 図１１のＡ−Ａ線に沿った断面図である。 図１１に示す基板の上面側のレイアウトを示す平面図である。 図１０に示す電子装置を実装基板上に接着した後、ネジ止め固定した状態を示す断面図である。 図１４に対する検討例である電子装置を実装基板上に接着した後、ネジ止め固定した状態を示す断面図である。 図１４に拡大して示す接着材が変形する前の状態を示す拡大断面図である。 図１６に示すフランジ部の反対側に位置するフランジ部における接着材の周辺を示す拡大断面図である。 図１１に示す筐体の下面側を示す平面図である。 図１８のＡ−Ａ線に沿った断面において、段差面の周辺を拡大して示す拡大断面図である。 図１８のＡ−Ａ線に沿った断面において、図１９に示す段差面とは反対側に位置する段差面の周辺を拡大して示す拡大断面図である。 図１８のＢ−Ｂ線に沿った断面において、段差面と基板の関係を示す拡大断面図である。 図１０に示す電子装置の組立てフローを示す説明図である。 図２２に示す基板準備工程で準備する基板の断面図である。 図２３に示す基板上に複数の半導体チップを搭載した状態を示す断面図である。 図２４に示す半導体チップにワイヤを接続した後の状態を示す断面図である。 図２５に示す基板上に複数の端子を搭載した状態を示す断面図である。 図２６に示す基板に、筐体を取り付ける工程を模式的に示す断面図である。 図２１に対する変形例を示す拡大断面図である。 図２１に対する他の変形例を示す拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
本実施の形態では、複数の半導体装置が基板に搭載された電子装置の例として、インバータ回路（電力変換回路）を備える半導体モジュールである、電力変換装置を取り上げて説明する。
インバータ回路とは、直流電力を交流電力に変換する回路である。例えば、直流電源のプラスとマイナスを交互に出力すれば、これに応じて電流の向きが逆転する。この場合、電流の向きが交互に逆転するので、出力は交流電力と考えることができる。これがインバータ回路の原理である。ここで、交流電力といっても、単相交流電力や３相交流電力に代表されるように様々な形態がある。本実施の形態では、直流電力を３相の交流電力に変換する３相インバータ回路を例に挙げて説明することにする。ただし、本実施の形態における技術的思想は、３相インバータ回路に適用する場合に限らず、例えば、単相インバータ回路などにも幅広く適用することができる。
＜３相インバータ回路の構成＞
図１は、直流電源と３相誘導モータの間に３相のインバータ回路を配置した回路図である。図１に示すように、直流電源Ｅから３相交流電力に変換するためには、スイッチＳＷ１〜ＳＷ６の６個のスイッチで構成された３相のインバータ回路ＩＮＶを使用する。具体的に、図１に示すように、３相のインバータ回路ＩＮＶは、スイッチＳＷ１とスイッチＳＷ２を直列接続したレグＬＧ１と、スイッチＳＷ３とスイッチＳＷ４を直列接続したレグＬＧ２と、スイッチＳＷ５とスイッチＳＷ６を直列接続したレグＬＧ３とを有し、レグＬＧ１〜レグＬＧ３は並列に接続されている。このとき、スイッチＳＷ１、スイッチＳＷ３、スイッチＳＷ５は、上アームを構成し、スイッチＳＷ２、スイッチＳＷ４、スイッチＳＷ６は、下アームを構成する。
また、スイッチＳＷ１とスイッチＳＷ２の間の点Ｕと、３相誘導モータＭＴのＵ相と、は互いに接続されている。同様に、スイッチＳＷ３とスイッチＳＷ４の間の点Ｖと、３相誘導モータＭＴのＶ相と、は互いに接続され、スイッチＳＷ５とスイッチＳＷ６の間の点Ｗと、３相誘導モータＭＴのＷ相と、は互いに接続されている。このようにして、３相のインバータ回路ＩＮＶが構成されている。
＜回路動作＞
次に、上述した構成を有する３相のインバータ回路ＩＮＶの動作について説明する。図２は、３相のインバータ回路の動作を説明するタイミングチャートである。図２に示すように、３相のインバータ回路ＩＮＶにおいて、スイッチＳＷ１およびスイッチＳＷ２から成るレグＬＧ１（図１参照）は以下のように動作する。例えば、スイッチＳＷ１がオンしているとき、スイッチＳＷ２はオフしている。一方、スイッチＳＷ１がオフしているとき、スイッチＳＷ２はオンする。また、スイッチＳＷ３およびスイッチＳＷ４から成るレグＬＧ２（図１参照）、およびスイッチＳＷ５およびスイッチＳＷ６から成るレグＬＧ３（図１参照）のそれぞれも、レグＬＧ１と同様に動作する。すなわち、スイッチＳＷ３がオンしているとき、スイッチＳＷ４はオフしている。一方、スイッチＳＷ３がオフしているとき、スイッチＳＷ４はオンする。また、スイッチＳＷ５がオンしているとき、スイッチＳＷ６はオフしている。一方、スイッチＳＷ５がオフしているとき、スイッチＳＷ６はオンする。
そして、図２に示すように、３組のスイッチペア（すなわち、図１に示すレグＬＧ１、ＬＧ２、およびＬＧ３）のスイッチング動作は、互いに１２０度の位相差を有するように行なわれる。このとき、点Ｕ、点Ｖ、点Ｗのそれぞれの電位は、３組のスイッチペアのスイッチング動作に応じて、Ｅ２（例えば０［Ｖ］の接地電位）とＥ１とに変化する。また、例えば、Ｕ相とＶ相との間の線間電圧は、Ｕ相の電位からＶ相の電位を引いたものであるから、＋Ｅ１、Ｅ２（０）、−Ｅ１と変化する電圧波形を描く。Ｖ相とＷ相との間の線間電圧は、Ｕ相とＶ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となり、さらに、Ｗ相とＵ相との間の線間電圧は、Ｖ相とＷ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となる。このようにスイッチＳＷ１〜スイッチＳＷ６をスイッチング動作させることにより、それぞれの線間電圧は、階段状の交流電圧波形となり、かつ、互いの線間電圧の交流電圧波形が１２０度の位相差を有するようになる。したがって、３相のインバータ回路ＩＮＶによれば、直流電源Ｅから供給される直流電力を３相交流電力に変換することができることになる。
＜回路構成例＞
本実施の形態における電子装置ＥＡ１（図３参照）は、例えば、自動車や空気調節装置（エアコン：air conditioner）、あるいは産業機器などに使用される３相誘導モータの駆動回路に使用されるものである。この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。図３は、本実施の形態におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。
図３において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。３相誘導モータＭＴでは、互いに１２０度ずれた位相を持つＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して、導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができる。したがって、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、３相誘導モータに３相交流を供給している。
以下に、このインバータ回路ＩＮＶの実際の構成例について説明する。図３に示すように、例えば、本実施の形態におけるインバータ回路ＩＮＶには、３相に対応してトランジスタＱ１とダイオードＦＷＤが設けられている。すなわち、実際のインバータ回路ＩＮＶでは、例えば、図１に示すスイッチＳＷ１〜スイッチＳＷ６のそれぞれは、図３に示すようなトランジスタＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成される。すなわち、図３において、レグＬＧ１の上アームおよび下アーム、レグＬＧ２の上アームおよび下アーム、レグＬＧ３の上アームおよび下アームのそれぞれは、トランジスタＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成されることになる。
図３に示すトランジスタＱ１は、電力変換回路など、大電流が流れる回路に組み込まれる、パワートランジスタ（電力回路用トランジスタ）であって、本実施の形態の例では例えば、ＩＧＢＴである。変形例として、インバータ回路ＩＮＶのスイッチング素子として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用しても良い。このパワーＭＯＳＦＥＴによれば、オン／オフ動作をゲート電極に印加する電圧で制御する電圧駆動型であるため、高速スイッチングが可能な利点がある。一方、パワーＭＯＳＦＥＴでは、高耐圧化を図るに伴ってオン抵抗が高くなり発熱量が大きくなる性質がある。なぜなら、パワーＭＯＳＦＥＴでは、低濃度のエピタキシャル層（ドリフト層）の厚さを厚くすることにより耐圧を確保しているが、低濃度のエピタキシャル層の厚さが厚くなると副作用として抵抗が大きくなるからである。
また、スイッチング素子として、大きな電力を取り扱うことができるバイポーラトランジスタも存在するが、バイポーラトランジスタは、ベース電流によりオン／オフ動作を制御する電流駆動型であるため、スイッチング速度が前述のパワーＭＯＳＦＥＴに比べて一般的に遅いという性質がある。
したがって、大電力で、かつ、高速スイッチングが必要とされる用途においては、スイッチング素子としてＩＧＢＴを用いることが好ましい。このＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタの組み合わせから構成されており、パワーＭＯＳＦＥＴの高速スイッチング特性と、バイポーラトランジスタの高耐圧性を兼ね備えた半導体素子である。すなわち、ＩＧＢＴによれば、大電力で、かつ、高速スイッチングが可能であるため、大電流で、かつ、高速スイッチングが必要とされる用途に適している半導体素子ということになる。以上より、本実施の形態におけるインバータ回路ＩＮＶには、スイッチング素子を構成するトランジスタＱ１として、ＩＧＢＴを採用している。
また、本実施の形態におけるインバータ回路ＩＮＶでは、相対的に高い電位が供給されるハイサイド端子（正電位端子）ＨＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にトランジスタＱ１とダイオードＦＷＤが逆並列に接続されている。また、３相誘導モータＭＴの各相と相対的に低い電位が供給されるロウサイド端子（負電位端子）ＬＴとの間にもトランジスタＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのトランジスタＱ１と２つのダイオードＦＷＤが設けられており、３相で６つのトランジスタＱ１と６つのダイオードＦＷＤが設けられている。そして、個々のトランジスタＱ１のゲート電極には、ゲート制御回路ＧＣが接続されており、このゲート制御回路ＧＣによって、トランジスタＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣでトランジスタＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。
本実施の形態におけるインバータ回路ＩＮＶには、スイッチング素子として、トランジスタＱ１が使用されているが、このトランジスタＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのトランジスタＱ１は必要であるが、ダイオードＦＷＤを設ける必要性はないものと考えられる。この点に関し、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要がある。
ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴであるトランジスタＱ１単体では、この還流電流を流し得る機能をもたないので、トランジスタＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、トランジスタＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ところが、トランジスタＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、トランジスタＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるトランジスタＱ１と逆並列にダイオードＦＷＤを設ける必要性がある。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
また、本実施の形態におけるインバータ回路ＩＮＶの場合、例えば、図３に示すように、ハイサイド端子ＨＴとロウサイド端子ＬＴとの間に、容量素子ＣＡＰが接続されている。この容量素子ＣＡＰは、例えば、インバータ回路ＩＮＶでのスイッチングノイズの平滑化や、システム電圧の安定化を図る機能を有している。図３に示す例では、容量素子ＣＡＰは、インバータ回路ＩＮＶの外部に設けられているが、容量素子ＣＡＰはインバータ回路ＩＮＶの内部に設けられていても良い。
＜半導体チップの構造＞
次に、図３に示すインバータ回路ＩＮＶを構成するトランジスタＱ１とダイオードＦＷＤを備えた半導体チップの構造について図面を参照しながら説明する。図４は、図３に示すトランジスタが形成された半導体チップの表面側の形状を示す平面図である。図５は、図４に示す半導体チップの裏面を示す平面図である。図６は、図４および図５に示す半導体チップが有するトランジスタの構造例を示す断面図である。
図３に示す電子装置ＥＡ１の場合、インバータ回路ＩＮＶを構成するトランジスタＱ１とダイオードＦＷＤとは、互いに独立した半導体チップに形成されている。以下では、トランジスタＱ１が形成された半導体チップについて説明した後、ダイオードＦＷＤが形成された半導体チップについて説明する。
図４および図５に示すように、本実施の形態における半導体チップＳＣ１は、表面（面、上面、主面）ＳＣｔ（図４参照）、および表面ＳＣｔの反対側の裏面（面、下面、主面）ＳＣｂ（図５参照）を有している。半導体チップＳＣ１の表面ＳＣｔおよび裏面ＳＣｂは、それぞれ四角形である。表面ＳＣｔの面積と裏面ＳＣｂの面積とは、例えば等しい。
また、図４に示すように、半導体チップＳＣ１は、表面ＳＣｔに形成されたゲート電極（ゲート電極パッド、表面電極）ＧＰおよびエミッタ電極（エミッタ電極パッド、表面電極）ＥＰを有している。図４に示す例では、表面ＳＣｔには、一つのゲート電極ＧＰと、複数の（図４では４個の）エミッタ電極ＥＰとが露出している。複数のエミッタ電極ＥＰのそれぞれの露出面積は、ゲート電極ＧＰの露出面積より大きい。詳細は後述するが、エミッタ電極ＥＰは、インバータ回路ＩＮＶ（図３参照）の出力端子、またはロウサイド端子ＬＴ（図３参照）に接続される。このため、エミッタ電極ＥＰの露出面積を大きくすることで、大電流が流れる伝送経路のインピーダンスを低減できる。また、複数のエミッタ電極ＥＰは、互いに電気的に接続されている。また、図４に対する変形例として、複数のエミッタ電極ＥＰに代えて、一つの大面積のエミッタ電極ＥＰが設けられていても良い。また、一つの大面積のエミッタ電極ＥＰが設けられている場合において、エミッタ電極ＥＰを覆う絶縁膜の複数箇所に開口部が設けられ、複数の開口部において、エミッタ電極ＥＰの複数の部分が露出していても良い。
また、図５に示すように、半導体チップＳＣ１は、裏面ＳＣｂに形成されたコレクタ電極（コレクタ電極パッド、裏面電極）ＣＰを有している。半導体チップＳＣ１の裏面ＳＣｂ全体にわたって、コレクタ電極ＣＰが形成されている。図４と図５を比較して判るように、コレクタ電極ＣＰの露出面積は、エミッタ電極ＥＰの露出面積よりもさらに大きい。詳細は後述するが、コレクタ電極ＣＰは、インバータ回路ＩＮＶ（図３参照）の出力端子、またはハイサイド端子ＨＴ（図３参照）に接続される。このため、コレクタ電極ＣＰの露出面積を大きくすることで、大電流が流れる伝送経路のインピーダンスを低減できる。
なお、図４および図５では、半導体チップＳＣ１の基本構成について説明したが、種々の変形例を適用可能である。例えば、図４に示す電極に加え、温度検出用の電極、電圧検知用の電極、あるいは電流検知用の電極など、半導体チップＳＣ１の動作状態の監視用、あるいは半導体チップＳＣ１の検査用の電極などが設けられていても良い。これらの電極を設ける場合、ゲート電極ＧＰと同様に、半導体チップＳＣ１の表面ＳＣｔにおいて露出する。また、これらの電極は信号伝送用の電極に相当し、各電極の露出面積は、エミッタ電極ＥＰの露出面積より小さい。
また、半導体チップＳＣ１が備えるトランジスタＱ１は、例えば、図６に示すような構造を持っている。半導体チップＳＣ１の裏面ＳＣｂに形成されたコレクタ電極ＣＰ上には、ｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。
このように構成されたトランジスタＱ１において、ゲート電極ＧＥは、図４に示すゲート電極ＧＰと接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＰと電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップＳＣ１の裏面ＳＣｂに形成されているコレクタ電極ＣＰと電気的に接続されている。
このように構成されているトランジスタＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、トランジスタＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
また、トランジスタＱ１のゲート電極は、図３に示すゲート制御回路ＧＣに接続されている。このとき、ゲート制御回路ＧＣからの信号がゲート電極ＧＰ（図６参照）を介してトランジスタＱ１のゲート電極ＧＥ（図６参照）に印加されることにより、ゲート制御回路ＧＣからトランジスタＱ１のスイッチング動作を制御することができるようになっている。
次に、図３に示すダイオードＦＷＤが形成された半導体チップについて説明する。図７は、図３に示すダイオードが形成された半導体チップの表面側の形状を示す平面図である。図８は、図７に示す半導体チップの裏面を示す平面図である。また、図９は、図７および図８に示す半導体チップが有するダイオードの構造例を示す断面図である。
図７および図８に示すように、本実施の形態における半導体チップＳＣ２は、表面（面、上面、主面）ＳＣｔ（図７参照）、および表面ＳＣｔの反対側の裏面（面、下面、主面）ＳＣｂ（図８参照）を有している。半導体チップＳＣ２の表面ＳＣｔおよび裏面ＳＣｂは、それぞれ四角形である。表面ＳＣｔの面積と裏面ＳＣｂの面積とは、例えば等しい。また、図４と図７を比較して判るように、半導体チップＳＣ１（図４参照）の表面ＳＣｔの面積は、半導体チップＳＣ２（図７参照）の表面ＳＣｔの面積より大きい。
また、図７に示すように、半導体チップＳＣ２は、表面ＳＣｔに形成されたアノード電極（アノード電極パッド、表面電極）ＡＤＰを有している。また、図８に示すように、半導体チップＳＣ２は、裏面ＳＣｂに形成されたカソード電極（カソード電極パッド、裏面電極）ＣＤＰを有している。半導体チップＳＣ２の裏面ＳＣｂ全体にわたって、カソード電極ＣＤＰが形成されている。
また、半導体チップＳＣ２が備えるダイオードＦＷＤは、例えば、図９に示すような構造を持っている。図９に示すように、半導体チップＳＣ２の裏面ＳＣｂに形成されたカソード電極ＣＤＰ上には、ｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、互いに離間したｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３の間には、ｐ−型半導体領域ＰＲ４が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＰが形成されている。アノード電極ＡＤＰは、例えば、アルミニウム−シリコンから構成されている。
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＰに正電圧を印加し、カソード電極ＣＤＰに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＰに負電圧を印加し、カソード電極ＣＤＰに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。
＜電子装置の構造＞
次に、図３に示すインバータ回路ＩＮＶを構成する電子装置ＥＡ１の構成例について説明する。図１０は、図３に示す電子装置の外観を示す斜視図である。また、図１１は、図１０に示す電子装置の裏面側を示す平面図である。図１１は平面図であるが、基板ＣＳ１の下面ＣＳｂの周囲において露出する接着材ＢＤ１にハッチングを付して示している。また、図１２は、図１１のＡ−Ａ線に沿った断面図である。また、図１３は、図１１に示す基板の上面側のレイアウトを示す平面図である。
図３に示すインバータ回路ＩＮＶを構成する本実施の形態の電子装置ＥＡ１は、図１０に示すように、上面側が筐体（ケース、ハウジング）ＨＳに覆われている。電子装置ＥＡ１は、互いに電気的に接続された複数の半導体チップＳＣ１、ＳＣ２（図１３参照）が筐体ＨＳ内に収容され、外部端子である複数の端子ＬＤが筐体ＨＳから露出する、ケースモジュールである。
筐体ＨＳは、複数の半導体チップＳＣ１、ＳＣ２（図１３参照）を覆う蓋部（蓋材、キャップ）ＨＳＴと、蓋部ＨＳＴを支持する支持部（フレーム）ＨＳＦとを有する。筐体ＨＳを構成する支持部ＨＳＦおよび蓋部ＨＳＴのそれぞれは、樹脂製の部材であって、例えば、ポリエチレンテレフタラート（以下、ＰＥＴと記載する）を主要な原料としている。なお、本実施の形態の場合、蓋部ＨＳＴと支持部ＨＳＦとは互いに独立し、分離可能な部材である。ただし、蓋部ＨＳＴと支持部ＨＳＦとが互いに分離不可能であっても良い。例えば、蓋部ＨＳＴと支持部ＨＳＦとが接着材を介して接着固定されていても良い。あるいは、蓋部ＨＳＴと支持部ＨＳＦとが一体に形成されていても良い。
また、図１１に示すように、支持部ＨＳＦは基板ＣＳ１の周囲を連続的に囲んでいる。図１２に示すように蓋部ＨＳＴは基板ＣＳ１の上面（面、表面、主面）ＣＳｔ全体を覆っている。支持部ＨＳＦの内側には、空間が設けられ、支持部ＨＳＦ、蓋部ＨＳＴ、および基板ＣＳ１に囲まれた空間（収容部ＰＫＴ）内に、基板ＣＳ１上に搭載された、複数の半導体チップＳＣ１、ＳＣ２が収容されている。詳細は後述するが、基板ＣＳ１の上面ＣＳｔの周縁部は、接着材（グルー）ＢＤ１を介して筐体ＨＳと接着固定されている。
また、筐体ＨＳの蓋部ＨＳＴからは、複数の端子ＬＤが突出している。筐体ＨＳの蓋部ＨＳＴには複数の貫通孔（図示は省略）が形成され、複数の端子ＬＤは複数の貫通孔にそれぞれ挿入されている。複数の端子ＬＤのそれぞれは、電子装置ＥＡ１の外部端子であって、図１３に示す基板ＣＳ１上に搭載された複数の半導体チップＳＣ１と電気的に接続されている。
また、図１１に示すように、電子装置ＥＡ１の筐体ＨＳは、平面視において、Ｘ方向に沿って延びる辺（長辺）ＨＳｅ１、辺ＨＳｅ１の反対側に位置する辺（長辺）ＨＳｅ２、Ｘ方向に交差（図１１では直交）するＹ方向に沿って延びる辺（短辺）ＨＳｅ３、および辺ＨＳｅ３の反対側に位置する辺（短辺）ＨＳｅ４を有する。また、辺ＨＳｅ１および辺ＨＳｅ２は、辺ＨＳｅ３および辺ＨＳｅ４と比較して相対的に長い。なお、図１１に示す例では、電子装置ＥＡ１の筐体ＨＳは、平面視において、四角形（図１１では長方形）を成す。ただし、電子装置ＥＡ１の平面形状は四角形以外に種々の変形例がある。例えば、四角形の四つの角部のうち、辺ＨＳｅ３と辺ＨＳｅ１とが交差する交点の部分をＸ方向およびＹ方向に対して斜めにカットして、五角形にしても良い。この場合、斜めにカットされた角部は、電子装置ＥＡ１の向きを識別するためのアライメントマークとして利用可能になる。
また、図１０および図１１に示すように、筐体ＨＳは、電子装置ＥＡ１を例えばヒートシンクや支持部材などに固定するための取り付け部分である、フランジ部（部分）ＦＬＧを有している。図１１に示すように、フランジ部ＦＬＧは、平面視における筐体ＨＳの長手方向であるＸ方向において、支持部ＨＳＦの両端に設けられている。言い換えれば、Ｘ方向において、二つのフランジ部ＦＬＧは、基板ＣＳ１が収容される収容部ＰＫＴを介して互いに反対側に配置されている。また、複数のフランジ部ＦＬＧの中央には、それぞれ貫通孔（孔、ネジ穴、ネジ挿入孔）ＴＨＨが形成されている。貫通孔ＴＨＨは、筐体ＨＳのフランジ部ＦＬＧを厚さ方向に貫通する開口部であって、電子装置ＥＡ１を例えばヒートシンクや支持部材などに固定する際には、貫通孔ＴＨＨにネジＢＯＬ（後述する図１５参照）を挿入することにより、電子装置ＥＡ１をネジ止め固定することができる。
図１１に示す例では、辺ＨＳｅ３の中心と辺ＨＳｅ４の中心を結ぶように長手方向であるＸ方向に延びる仮想線（中心線）ＶＬ１に沿って、二個の貫通孔ＴＨＨが形成されている。図１１に示す例では、仮想線ＶＬ１は、Ｘ方向において、一方の側に配置された貫通孔ＴＨＨの中心点と、他方の側に配置された貫通孔ＴＨＨの中心点を結ぶ（通過する）直線である。また、図１１に示す例では、基板ＣＳ１の下面（面、裏面、主面）ＣＳｂ側から視た平面視において、仮想線ＶＬ１は、基板ＣＳ１の下面ＣＳｂを通る（通過する）。ここで、基板ＣＳ１の下面ＣＳｂの中心点は、図１３に示す基板ＣＳ１の上面（面、表面、主面）ＣＳｔの中心点と同様に定義できる。すなわち、図１３に示す基板ＣＳ１の下面ＣＳｂ（図１１参照）および上面ＣＳｔの中心点は、基板ＣＳ１の辺（長辺、基板辺）ＣＳｅ１の中点と辺（長辺、基板辺）ＣＳｅ２の中点とを結ぶ線（図示しない仮想線）と、辺（短辺、基板辺）ＣＳｅ３の中点と辺（短辺、基板辺）ＣＳｅ４の中点とを結ぶ線（図示しない仮想線）と、の交点である。筐体ＨＳに関し、上記以外の詳細な構造については、後述する。
次に、電子装置ＥＡ１の筐体ＨＳの収容部ＰＫＴに収容される基板ＣＳ１および基板ＣＳ１に固定される各部材について説明する。
図１２および図１３に示すように、電子装置ＥＡ１は、基板ＣＳ１と、基板ＣＳ１の上面ＣＳｔに形成された複数の金属パターン（金属から成るパターン、金属膜、パターン）ＭＰと、複数の金属パターンＭＰのうちの一部に搭載される複数の半導体チップＳＣ１と、を有する。
図１２に示すように基板ＣＳ１は、複数の半導体チップＳＣ１が搭載されるチップ搭載面である上面（表面、主面、面）ＣＳｔと、上面ＣＳｔの反対側に位置する下面（裏面、主面、面）ＣＳｂとを有する。基板ＣＳ１は、セラミック材料から成るセラミック基板である。基板ＣＳ１を構成する材料としては、アルミナ（酸化アルミニウム：Ａｌ２Ｏ３）などの酸化物系の材料の他、窒化アルミニウム（ＡｌＮ）などの窒化物系の材料を用いることができる。また、基板の主成分を構成する材料として、上記したアルミニウムの他、シリコン（珪素：Ｓｉ）を主成分とする材料を用いることができる。シリコンを主成分として用いる材料としては、例えば、窒化珪素（Ｓｉ３Ｎ４）などの窒化物系の材料が例示できる。
図１３に示すように、基板ＣＳ１は、平面視において、Ｘ方向に沿って延びる（延在する）辺（長辺、基板辺）ＣＳｅ１、辺ＣＳｅ１の反対側に位置する辺（長辺、基板辺）ＣＳｅ２、Ｘ方向に交差（図１３では直交）するＹ方向に沿って延びる（延在する）辺（短辺、基板辺）ＣＳｅ３、および辺ＣＳｅ３の反対側に位置する辺（短辺、基板辺）ＣＳｅ４を有する。また、辺ＣＳｅ１および辺ＣＳｅ２は、辺ＣＳｅ３および辺ＣＳｅ４と比較して相対的に長い。図１３に示す例では、基板ＣＳ１は、平面視において、四角形（詳しくは長方形）を成す。
また、図１２に示すように、基板ＣＳ１の上面ＣＳｔおよび下面ＣＳｂには、複数の金属パターンＭＰが接合されている。これら複数の金属パターンＭＰは、例えば、銅（Ｃｕ）膜の表面にニッケル（Ｎｉ）膜が積層された積層膜であって、基板ＣＳ１の上面ＣＳｔまたは下面ＣＳｂに銅膜が直接的に接合されている。本実施の形態のように、銅から成る金属パターンＭＰ上に直接的に半導体チップＳＣ１が搭載される基板ＣＳ１は、ＤＢＣ（Direct Bonding Cupper）基板と呼ばれる場合もある。
基板ＣＳ１の下面ＣＳｂ側に形成された金属パターンＭＰＢは電子装置ＥＡ１の放熱経路を構成する金属膜であって、基板ＣＳ１の下面ＣＳｂの大部分を覆うように一様に形成されている。セラミック基板である基板ＣＳ１の下面ＣＳｂに金属膜を形成することで、電子装置ＥＡ１の放熱性を向上させることができる。また、基板ＣＳ１の上面ＣＳｔに形成された複数の金属パターンＭＰのそれぞれは、インバータ回路ＩＮＶ（図３参照）の導電経路の一部を構成し、互いに分離されている（離間している）。
複数の金属パターンＭＰには、ハイサイド側の電位Ｅ１（図３参照）が供給される金属パターンＭＰＨが含まれている。また、複数の金属パターンＭＰには、ローサイド側の電位Ｅ２（図３参照）が供給される金属パターンＭＰＬが含まれている。また、複数の金属パターンＭＰには、トランジスタＱ１のスイッチング動作に応じて変化する電位が供給される金属パターンＭＰＵ、ＭＰＶ、ＭＰＷが含まれている。また、複数の金属パターンＭＰには、電子装置ＥＡ１の外部端子である端子ＬＤを接続するための複数の金属パターンＭＰＴが含まれている。
金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、１２０度の位相差を持つようにそれぞれ異なる電位が供給される。このため、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、互いに分離されている（離間している）。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、出力用の端子ＬＤ（出力端子ＴＵ、ＴＶ、およびＴＷ）が接続された金属パターンＭＰＴと複数のワイヤＢＷを介して接続されている。このため、図３に示すＵ相、Ｖ相、およびＷ相の出力用の伝送経路には、図１３に示すワイヤＢＷが含まれる。
金属パターンＭＰＨには、Ｕ相、Ｖ相、Ｗ相（図３参照）のそれぞれにおいて、同じ電位（ハイサイド側の電位Ｅ１（図３参照））が供給される。したがって、金属パターンＭＰＨは、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割されず、一体に形成されている。言い換えれば、ハイサイド側の電位Ｅ１はワイヤＢＷを介さずに複数の半導体チップＳＣＨのそれぞれに供給される。なお、図１３に対する変形例としては、金属パターンＭＰＨを、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割し、分割された金属パターンＭＰＨのそれぞれが、ワイヤなどの導体パターン（図示は省略）を介して電気的に接続されていても良い。
また、金属パターンＭＰＬには、Ｕ相、Ｖ相、Ｗ相（図３参照）のそれぞれにおいて、同じ電位（ローサイド側の電位Ｅ２（図３参照））が供給される。したがって、金属パターンＭＰＬは、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割されず、一体に形成されている。なお、図１３に対する変形例としては、図１３に示す金属パターンＭＰＬが、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割され、分割された金属パターンＭＰＬのそれぞれが、ワイヤなどの導電性部材（図示は省略）を介して電気的に接続されていても良い。
また、上記した複数の金属パターンＭＰのうち、複数の金属パターンＭＰＴにはそれぞれ一つの端子ＬＤが接続されている。また、複数の金属パターンＭＰのうち、金属パターンＭＰＨおよび金属パターンＭＰＬには、それぞれ複数の端子ＬＤが形成されている。また、金属パターンＭＰＨおよび金属パターンＭＰＬには、基板ＣＳ１の上面ＣＳｔが有する四辺のうち、短辺である辺ＣＳｅ３および辺ＣＳｅ４に沿って、それぞれ一つずつ端子ＬＤが搭載されている。
また、上記した複数の金属パターンＭＰのうち、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、端子ＬＤが搭載されていない。言い換えれば、複数の金属パターンＭＰのうち、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、端子ＬＤは直接的には接続されていない。金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、複数のワイヤＢＷを介して金属パターンＭＰＴと電気的に接続されている。つまり、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、複数のワイヤＢＷおよび金属パターンＭＰＴを介して端子ＬＤと電気的に接続されている。
また、複数の金属パターンＭＰのうちの一部（金属パターンＭＰＨ、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷ）には、複数の半導体チップＳＣ１および半導体チップＳＣ２が搭載されている。複数の半導体チップＳＣ１は、図６を用いて説明したように、ＩＧＢＴであるトランジスタＱ１が形成されたスイッチ素子であって、金属パターンＭＰＨ、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれに搭載されている。半導体チップＳＣ１のうち、金属パターンＭＰＨに搭載されているものは、ハイサイド側のスイッチＳＷ１、ＳＷ３、ＳＷ５（図１参照）に相当する半導体チップＳＣＨである。また、半導体チップＳＣ１のうち、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷに搭載されているものは、ロウサイド側のスイッチＳＷ２、ＳＷ４、ＳＷ６（図１参照）に相当する半導体チップＳＣＬである。また、複数の半導体チップＳＣ２は、図９を用いて説明したように、ダイオードＦＷＤを備えている。複数の半導体チップＳＣ２のそれぞれは、複数の半導体チップＳＣ１のそれぞれとセットになるように、金属パターンＭＰＨ、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷに搭載されている。
図１２に示すように、本実施の形態では、半導体チップＳＣ１のそれぞれは、半導体チップＳＣ１の裏面ＳＣｂが金属パターンＭＰの上面（表面）ＭＰｔと対向するように、導電性接着材（ダイボンド材、導電性部材、接続部材、接合材）ＳＤを介して金属パターンＭＰ上に接着固定されている。導電性接着材ＳＤは、例えば、半田、あるいは、複数（多数）の導電性粒子（例えば銀粒子）を樹脂中に含有する導電性樹脂などである。図５に示すように、半導体チップＳＣ１の裏面ＳＣｂには、コレクタ電極ＣＰが形成されており、コレクタ電極ＣＰは、図１２に示す導電性接着材ＳＤを介して金属パターンＭＰと電気的に接続されている。
また、図１３では図示を省略しているが、半導体チップＳＣ２のそれぞれは、半導体チップＳＣ２の裏面ＳＣｂ（図８参照）が金属パターンＭＰの上面（表面）ＭＰｔ（図１２参照）と対向するように、導電性接着材ＳＤ（図１２参照）を介して金属パターンＭＰ上に接着固定されている。図８に示すように、半導体チップＳＣ２の裏面ＳＣｂには、カソード電極ＣＤＰが形成されており、カソード電極ＣＤＰは、図１２に示す導電性接着材ＳＤを介して金属パターンＭＰと電気的に接続されている。
また、図１３に示すように、半導体チップＳＣ１のエミッタ電極ＥＰ（図４参照）には、複数のワイヤＢＷが接続されている。詳しくは、ハイサイド用の半導体チップＳＣＨのエミッタ電極ＥＰは複数のワイヤＢＷを介して金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかに接続されている。言い換えれば、ハイサイド用の半導体チップＳＣＨのエミッタ電極ＥＰは、Ｕ相の出力端子ＴＵ、Ｖ相の出力端子ＴＶ、またはＷ相の出力端子ＴＷのうちのいずれかに接続されている。また、ロウサイド用の半導体チップＳＣＬのエミッタ電極ＥＰは複数のワイヤＢＷを介して金属パターンＭＰＬに接続されている。言い換えれば、ロウサイド用の半導体チップＳＣＬのエミッタ電極ＥＰは、図３に示すロウサイド用の電位Ｅ２が供給されるロウサイド端子ＬＴと電気的に接続されている。
また、図１３に示すように、半導体チップＳＣ１のゲート電極ＧＰ（図４参照）には、一本のワイヤＢＷが接続されている。詳しくは、図１３に示すように、ハイサイド用の半導体チップＳＣＨおよびロウサイド用の半導体チップＳＣＬのそれぞれが有するゲート電極ＧＰ（図４参照）のそれぞれは、ワイヤＢＷを介して金属パターンＭＰＴと電気的に接続されている。金属パターンＭＰＴからは、半導体チップＳＣＨおよび半導体チップＳＣＬが有するトランジスタＱ１（図３参照）のスイッチング動作を駆動する駆動信号（ゲート信号）が供給される。
また、アノード電極ＡＤＰ（図７参照）には、複数のワイヤＢＷが接続されている。詳しくは、ハイサイド用の半導体チップＳＣ２のアノード電極ＡＤＰは複数のワイヤＢＷを介して金属パターンＭＰＵ、金属パターンＭＰＶ、または金属パターンＭＰＷのいずれかに接続されている。また、ハイサイド用の半導体チップＳＣ２のアノード電極ＡＤＰは複数のワイヤＢＷを介して出力用の金属パターンＭＰＴにも接続されている。言い換えれば、ハイサイド用の半導体チップＳＣ２のアノード電極ＡＤＰは、Ｕ相の出力端子ＴＵ、Ｖ相の出力端子ＴＶ、またはＷ相の出力端子ＴＷのうちのいずれかに接続されている。また、ロウサイド用の半導体チップＳＣ２のアノード電極ＡＤＰは複数のワイヤＢＷを介して金属パターンＭＰＬに接続されている。言い換えれば、ロウサイド用の半導体チップＳＣ２のアノード電極ＡＤＰは、図３に示すロウサイド用の電位Ｅ２が供給されるロウサイド端子ＬＴと電気的に接続されている。
図１３に示す複数のワイヤＢＷは、金属ワイヤであって、本実施の形態では例えばアルミニウムから成る。ただし、ワイヤＢＷの材料には種々の変形例があって、アルミニウムの他、金、あるいは銅を用いることもできる。
また、図１２に示すように、筐体ＨＳと基板ＣＳ１との間の空間には、封止材（ゲル状絶縁材）ＭＧが充填されている。複数の半導体チップＳＣ１および複数のワイヤＢＷのそれぞれは、この封止材ＭＧにより封止されている。封止材ＭＧは、複数の半導体チップＳＣ１、ＳＣ２、複数のワイヤＢＷおよび端子ＬＤの一部を保護する部材である。封止用の部材としては、例えばエポキシ樹脂など、加熱することで硬化し、ある程度の強度が確保できる樹脂材料を用いる方法がある。しかし、封止材ＭＧが硬化すると、電子装置ＥＡ１に温度変化が生じた時に基板ＣＳ１と封止材ＭＧの線膨張係数の差に起因して、電子装置ＥＡ１の内部に応力が発生する。そこで、本実施の形態では、エポキシ樹脂よりも柔らかいゲル状の材料（高分子化合物）を用いて封止材ＭＧを形成している。詳しくは、本実施の形態では、封止材ＭＧは、シリコーンゲルである。シリコーンゲルは、シロキサン結合による主骨格を持つ高分子化合物である、シリコーン樹脂の一種である。シリコーン樹脂は、熱エネルギーを付与することにより硬化する、熱硬化性樹脂に分類されるが、硬化後の弾性が、例えば天然ゴムのように低弾性であるという特性を備えている。また、シリコーン樹脂のうち、シリコーンゲルは、硬化後にゲル状態になる樹脂であって、鎖状高分子の架橋構造の密度がシリコーンゴムと呼ばれるエラストマーより低い。このため、シリコーンゲルの硬化後の弾性は、シリコーンゴムの硬化後の物性より低い。本実施の形態では、図１２に示す接着材ＢＤ１として、シリコーンゴムを用いているが、封止材ＭＧは、接着材ＢＤ１より低弾性である。言い換えれば、封止材ＭＧは、接着材ＢＤ１より柔らかく、変形し易い。電子装置ＥＡ１に温度変化が生じた時に発生した応力は、シリコーンゲルである封止材ＭＧが変形することにより、低減される。
＜電子装置の実装＞
次に、ケースモジュールである電子装置ＥＡ１の実装態様として、実装基板上に、電子装置ＥＡ１を実装する方法について説明する。図１４は、図１０に示す電子装置を実装基板上に接着した後、ネジ止め固定した状態を示す断面図である。また、図１５は、図１４に対する検討例である電子装置を実装基板上に接着した後、ネジ止め固定した状態を示す断面図である。なお、図１４および図１５では、ネジＢＯＬを締め込むことにより、電子装置ＥＡＨに印加される外力ＥＦ１を、白抜きの矢印を用いて模式的に示している。また、図１４および図１５では、外力ＥＦ１の大きさを矢印の太さで模式的に示している。また、図１４および図１５は、図１３に示すＡ−Ａ線に沿った断面に対応している。
図１４に示す電子装置ＥＡ１と図１５に示す電子装置ＥＡＨとは、貫通孔ＴＨＨ（図１１参照）の近傍において、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量が相違する。詳しくは、電子装置ＥＡ１と電子装置ＥＡＨとは、筐体ＨＳのうち、貫通孔ＴＨＨの近傍において、基板ＣＳ１と対向する段差面の高さが異なる。図１５を用いて説明する電子装置ＥＡＨの場合、後述する図１６の距離Ｄ１および図１７の距離Ｄ２に相当する間隔が、図１９に示す距離Ｄ３および図２０に示す距離Ｄ４と同じである点で、図１４に示す電子装置ＥＡ１と相違する。そして、段差面の高さが異なっていることに起因して、図１５に示す電子装置ＥＡＨにおいて、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量は、図１４に示す電子装置ＥＡ１において、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量より少ない。電子装置ＥＡ１と電子装置ＥＡＨは、上記相違点を除き、同様なので、重複する説明は省略する。図１４に示す電子装置ＥＡ１の段差面の詳細な構造は後述する。
図１４に示すように、ケースモジュールである電子装置ＥＡ１を基板（実装基板、ベースプレート）ＢＰ１に固定する方法として、熱伝導材（放熱グリス）ＢＤ２を介して基板ＢＰ１上に電子装置ＥＡ１を配置した後、ネジＢＯＬを締め込む方法がある。熱伝導材ＢＤ２は、例えば、熱伝導率が高い金属粒子や金属酸化物の粒子が、グリスのような高粘度の液体（半固体）中に混合された材料である。グリスは、潤滑油（基油）に、粘度等を調整する材料（増ちょう剤）を添加したものであって、油よりも粘度が高い。本実施の形態では、耐熱性、耐寒性に優れる、シリコーングリスを基油として使用した放熱グリスを熱伝導材ＢＤ２として使用している。基板ＣＳ１の下面ＣＳｂ（図１１参照）に形成された金属パターンＭＰＢと基板ＢＰ１との間に熱伝導材ＢＤ２を介在させることにより、金属パターンＭＰＢから基板ＢＰ１に至る放熱パスの経路断面積が広くなるので、放熱特性が向上する。また、熱伝導材ＢＤ２であるグリスは、基板ＣＳ１や接着材ＢＤ１よりも柔らかく、変形し易い材料である。このため、熱伝導材ＢＤ２は、ネジＢＯＬを締め込んで基板ＢＰ１に電子装置ＥＡ１を固定した時に、基板ＢＰ１から電子装置ＥＡ１の基板ＣＳ１に伝達される応力を分散させる応力緩和層として機能する。
ネジＢＯＬを締め込むと、図１４に示すように、フランジ部ＦＬＧの下面Ｈｆ１および下面Ｈｆ３のそれぞれが、基板ＢＰ１の上面（面、主面、実装面）ＢＰｔに近づくように押し下げられる。これに伴い、筐体ＨＳには、基板ＢＰ１に近づく方向に、外力ＥＦ１が印加される。図１４に模式的に示すように、外力ＥＦ１の大きさは一定ではなく、電子装置ＥＡ１において、ネジＢＯＬからの距離が近い位置では外力ＥＦ１が相対的に大きい。また、ネジＢＯＬからの距離が遠い位置では、外力ＥＦ１が相対的に小さい。本実施の形態の電子装置ＥＡ１および図１５に示す検討例の電子装置ＥＡＨのそれぞれは、フランジ部ＦＬＧの中央に貫通孔ＴＨＨ（図１１参照）が形成され、この貫通孔ＴＨＨにネジＢＯＬが挿入されている。このため、Ｙ方向において、支持部ＨＳＦの両端にあるフランジ部ＦＬＧに印加される外力ＥＦ１は、フランジ部ＦＬＧの間の領域に印加される外力ＥＦ１より大きい。この結果、筐体ＨＳのフランジ部ＦＬＧ周辺の部分が変形し、フランジ部ＦＬＧは、他の部分と比較して基板ＢＰ１の上面ＢＰｔに対してより近い位置まで押し下げられる。
この時、図１４および図１５に拡大図として示すように、基板ＣＳ１のうち、ネジＢＯＬまでの距離が短い辺（短辺）ＣＳｅ３（および辺（短辺）ＣＳｅ４）では、筐体ＨＳから外力ＥＦ１が印加される。そして、基板ＣＳ１に印加される外力ＥＦ１の程度によっては、基板ＣＳ１が損傷してしまう場合があることが判った。
特に、電子装置ＥＡ１の平面積（実装面積）を小型化する観点からは、ネジＢＯＬから基板ＣＳ１までの距離を小さくすることが好ましいが、ネジＢＯＬから基板ＣＳ１までの距離を小さくする程、基板ＣＳ１には強い力が印加される。
以下に示す数値は、一例であって、種々の変形例が適用可能であることは言うまでもないが、例えば、図１１に示す本実施の形態の電子装置ＥＡ１の場合（図１５に示す電子装置ＥＡＨも同様）、平面視において、二つの貫通孔ＴＨＨの中心間距離は、５５ｍｍである。また、貫通孔ＴＨＨの開口径（円形の開口部の直径）は、４ｍｍ程度であって、筐体ＨＳの辺ＨＳｅ１と基板ＣＳ１の辺ＣＳｅ１の距離（３ｍｍ程度）より大きい。また、基板ＣＳ１の長手方向であるＸ方向の長さ（すなわち、辺ＣＳｅ１および辺ＣＳｅ２の長さ）は４２ｍｍであって、Ｙ方向の長さ（辺ＣＳｅ３および辺ＣＳｅ４の長さ）は３６ｍｍである。したがって、一方の貫通孔ＴＨＨの中心から、基板ＣＳ１の辺ＣＳｅ３、ＣＳｅ４までの長さは、５〜６ｍｍ程度である。また、一方の貫通孔ＴＨＨの縁から、基板ＣＳ１の辺ＣＳｅ３、ＣＳｅ４までの最短距離は、貫通孔ＴＨＨの開口径より小さい。
上記した数値例を、図１５に示す電子装置ＥＡＨに適用した場合、基板ＣＳ１の損傷が顕在化することが判った。
また、本願発明者の検討によれば、ネジＢＯＬから基板ＣＳ１までの距離を十分に長くすれば、基板ＣＳ１の損傷を低減できることが判った。これは、ネジＢＯＬの位置が基板ＣＳ１から遠くなったことにより、基板ＣＳ１に印加される外力ＥＦ１を低減できたためと考えられる。しかし、この場合、ネジＢＯＬと基板ＣＳ１の距離が長いことに起因して、電子装置の実装面積が大きくなるという課題が残る。
＜筐体の構造詳細＞
そこで、本願発明者は、実装面積を低減しつつ、基板ＣＳ１の損傷を抑制する技術について検討し、以下の方法を見出した。すなわち、図１４に示すように、基板ＣＳ１と筐体ＨＳの支持部ＨＳＦとの間に介在する、接着材ＢＤ１の厚さを厚くすることにより、基板ＣＳ１に印加される外力ＥＦ１を緩和する方法である。上記したように、接着材ＢＤ１はシリコーンゴムなどの低弾性の材料から成る。このため接着材ＢＤ１に外力ＥＦ１が印加されると、基板ＣＳ１よりも低弾性材料から成る接着材ＢＤ１が変形することにより、外力ＥＦ１の方向が分散される。言い換えれば、外力ＥＦ１のうち、基板ＣＳ１に損傷を与える方向に作用する成分は、接着材ＢＤ１が変形することにより緩和される。上記した基板ＣＳ１に損傷を与える方向に作用する成分とは、例えば、基板ＣＳ１の厚さ方向（Ｚ方向）の成分である。基板ＣＳ１の厚さ方向とは、図１２に示す基板ＣＳ１の上面ＣＳｔおよび下面ＣＳｂのうち、一方から他方に向かう方向である。言い換えれば、基板ＣＳ１の厚さ方向とは、Ｘ方向とＹ方向の両方に交差する方向である。接着材ＢＤ１により外力ＥＦ１が緩和される程度は、接着材ＢＤ１の量に比例して大きくなる。したがって、基板ＣＳ１の辺ＣＳｅ３および辺ＣＳｅ４において、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量を増加させることにより、基板ＣＳ１の損傷を抑制できる。
基板ＣＳ１の辺ＣＳｅ３および辺ＣＳｅ４において、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量を増加させることは、以下の方法により実現可能である。図１６は、図１４に拡大して示す接着材が変形する前の状態を示す拡大断面図である。また、図１７は、図１６に示すフランジ部の反対側に位置するフランジ部における接着材の周辺を示す拡大断面図である。
図１６に示す下面Ｈｆ１および上面Ｈｆ２は、図１１に示す二つのフランジ部ＦＬＧのうち、辺ＨＳｅ３側のフランジ部ＦＬＧの上面および下面を構成する。図１１に示す貫通孔ＴＨＨのうち、辺ＨＳｅ３側に形成された貫通孔（第１孔）ＴＨＨは、下面Ｈｆ１および上面Ｈｆ２のうち、一方から他方にまで達する開口部である。また、図１７に示す下面Ｈｆ３および上面Ｈｆ４は、図１１に示す二つのフランジ部ＦＬＧのうち、辺ＨＳｅ４側のフランジ部ＦＬＧの上面および下面を構成する。図１１に示す貫通孔ＴＨＨのうち、辺ＨＳｅ４側に形成された貫通孔（第２孔）ＴＨＨは、下面Ｈｆ３および上面Ｈｆ４のうち、一方から他方にまで達する開口部である。
図１６に示すように、筐体ＨＳの支持部ＨＳＦは、筐体ＨＳの下面ＨＳｂ（フランジ部ＦＬＧの下面）を構成する下面（面、被実装面、フランジ部下面）Ｈｆ１と、下面Ｈｆ１の反対側に位置する上面（面、ネジ挿入面、フランジ部上面）Ｈｆ２と、を有している。また、筐体ＨＳの支持部ＨＳＦは、下面Ｈｆ１を基準面として、下面Ｈｆ１と上面Ｈｆ２との間の高さに位置し、その一部分が基板ＣＳ１の上面ＣＳｔと対向する段差面（面、基板保持面）Ｈｆ６を有している。この時、段差面Ｈｆ６と基板ＣＳ１の上面ＣＳｔとの間隔である距離Ｄ１を大きくすることにより、基板ＣＳ１の辺ＣＳｅ３において、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量（厚さ）が増加する。
また、図１６に示すフランジ部ＦＬＧの反対側のフランジ部ＦＬＧの周辺を示す図１７に示すように、筐体ＨＳの支持部ＨＳＦは、筐体ＨＳの下面ＨＳｂ（フランジ部ＦＬＧの下面）を構成する下面（面、被実装面、フランジ部下面）Ｈｆ３と、下面Ｈｆ３の反対側に位置する上面（面、ネジ挿入面、フランジ部上面）Ｈｆ４と、を有している。また、筐体ＨＳの支持部ＨＳＦは、下面Ｈｆ３を基準面として、下面Ｈｆ３と上面Ｈｆ４との間の高さに位置し、その一部分が基板ＣＳ１の上面ＣＳｔと対向する段差面（面、基板保持面）Ｈｆ８を有している。この時、段差面Ｈｆ８と基板ＣＳ１の上面ＣＳｔとの間隔である距離Ｄ２を大きくすることにより、基板ＣＳ１の辺ＣＳｅ４において、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量（厚さ）が増加する。図１６および図１７に示す例では、距離Ｄ１および距離Ｄ２は互いに等しく、例えば、基板ＣＳ１の厚さと同じ、０．５ｍｍ程度である。距離Ｄ１および距離Ｄ２の値は、図１３に示す複数の金属パターンＭＰのうち、半導体チップＳＣ１が搭載される金属パターンＭＰの厚さより大きい。なお、本実施の形態の例では、複数の金属パターンＭＰの厚さ（Ｚ方向の長さ、膜厚）はそれぞれ等しく、例えば０．３ｍｍ程度である。なお、金属パターンＭＰの厚さは、種々の変形例が適用できる。したがって、例えば、金属パターンの厚さが厚い場合には、図１６に示す距離Ｄ１や図１７に示す距離Ｄ２が金属パターンＭＰの厚さより小さい場合もある。
また、図１６に示す距離Ｄ１および図１７に示す距離Ｄ２のそれぞれの大きさは以下のように表現することができる。すなわち、図１２に示す複数の半導体チップＳＣ１は、表面ＳＣｔおよび裏面ＳＣｂを有している。基板ＣＳ１の厚さ方向であるＺ方向において、図１６に示す筐体ＨＳの段差面Ｈｆ６は、図１２に示す半導体チップＳＣ１の表面ＳＣｔと裏面ＳＣｂの間の高さに位置する。また、基板ＣＳ１の厚さ方向であるＺ方向において、図１７に示す筐体ＨＳの段差面Ｈｆ８は、図１２に示す半導体チップＳＣ１の表面ＳＣｔと裏面ＳＣｂの間の高さに位置する。
また、図１６および図１７に示すように、本実施の形態では、基板ＣＳ１の厚さ方向であるＺ方向において、筐体ＨＳの下面Ｈｆ１（および図１７に示す下面Ｈｆ３）は、基板ＣＳ１の上面ＣＳｔと金属パターンＭＰＢの下面ＭＰｂの間の高さに位置している。言い換えれば、筐体ＨＳの下面ＨＳｂにおいて、少なくとも基板ＣＳ１の下面ＣＳｂに形成された金属パターンＭＰＢの一部分は、下面Ｈｆ１（および図１７に示す下面Ｈｆ３）を延長させた面に対して、上面ＣＳｔから下面ＣＳｂに向かう方向に突出している。これにより、図１６に示す距離Ｄ１や図１７に示す距離Ｄ２を大きくすることができるので、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量（Ｚ方向の厚さ）が多くなる。
また、図１６や図１７に示すＸ方向において、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量（厚さ）を増加させる方法として、図１６に示す距離Ｐ１や図１７に示す距離Ｐ２を大きくする方法もある。詳しくは、図１６に示すように、筐体ＨＳの支持部ＨＳＦは、筐体ＨＳの下面Ｈｆ１に連なり、かつ、その一部分が基板ＣＳ１の側面（短側面）Ｃｓｓ３と対向する内側面Ｈｓｉ３を有する。図１６に示す例では、内側面Ｈｓｉ３は、下面Ｈｆ１および段差面Ｈｆ６のそれぞれに連なっている。また、図１７に示すように、筐体ＨＳの支持部ＨＳＦは、筐体ＨＳの下面Ｈｆ３に連なり、かつ、その一部分が基板ＣＳ１の側面（短側面）Ｃｓｓ４と対向する内側面Ｈｓｉ４を有する。図１７に示す例では、内側面Ｈｓｉ４は、下面Ｈｆ３および段差面Ｈｆ８のそれぞれに連なっている。ここで、図１６に示す内側面Ｈｓｉ３と基板ＣＳ１の側面Ｃｓｓ３との間隔である距離Ｐ１が大きければ、内側面Ｈｓｉ３と基板ＣＳ１の側面Ｃｓｓ３の間において接着材ＢＤ１の量を増加できる。また、図１７に示す内側面Ｈｓｉ４と基板ＣＳ１の側面Ｃｓｓ４との間隔である距離Ｐ２が大きければ、内側面Ｈｓｉ４と基板ＣＳ１の側面Ｃｓｓ４の間において接着材ＢＤ１の量を増加できる。しかし、図１６に示す距離Ｐ１や図１７に示す距離Ｐ２が大きくなると、電子装置ＥＡ１の実装面積が増加する原因になる。このため、実装面積を低減させる観点からは、距離Ｐ１、Ｐ２は小さいことが好ましい。本実施の形態の例では、図１６に示す距離Ｄ１は距離Ｐ１より大きく、図１７に示す距離Ｄ２は距離Ｐ２より大きい。
ところで、図１８に示すように、本実施の形態の筐体ＨＳの下面ＨＳｂ側には、収容部ＰＫＴを囲むように段差面Ｈｆ５、Ｈｆ６、Ｈｆ７、およびＨｆ８が設けられている。図１８は、図１１に示す筐体の下面側を示す平面図である。また、図１９および図２０は、図１８のＡ−Ａ線に沿った断面において、段差面の周辺を拡大して示す拡大断面図である。図１８では、筐体ＨＳの支持部ＨＳＦが有する各面の範囲を示すため、平面図ではあるが、複数の面のそれぞれに互いに異なるハッチングを付している。また、図１８では、図１１に示す基板ＣＳ１の輪郭を点線で示している。
図１８に示すように、筐体ＨＳは平面視において、以下の辺を有している。まず、筐体ＨＳは、その最外周に、Ｘ方向に延びる（延在する）辺（長辺）ＨＳｅ１、辺（長辺）ＨＳｅ２、Ｘ方向に交差（図１８では直交）するＹ方向に延びる（延在する）辺（短辺）ＨＳｅ３、および辺（短辺）ＨＳｅ４を有する。また、筐体ＨＳは、最外周の各辺の内側に、以下の辺を有する。すなわち、筐体ＨＳは、Ｘ方向に延び、かつ辺ＨＳｅ１と辺ＨＳｅ２との間に位置する辺（長辺）ＨＳｅ５と、Ｘ方向に延び、かつ辺ＨＳｅ５と辺ＨＳｅ２との間に位置する辺（長辺）ＨＳｅ６と、を有している。また、筐体ＨＳは、Ｙ方向に延び、かつ辺ＨＳｅ３と辺ＨＳｅ４との間に位置する辺（短辺）ＨＳｅ７と、Ｙ方向に延び、かつ辺ＨＳｅ７と辺ＨＳｅ４との間に位置する辺（短辺）ＨＳｅ８と、を有している。
また、平面視において、基板ＣＳ１は、筐体ＨＳの収容部ＰＫＴ内に以下のように収容されている。すなわち、基板ＣＳ１の辺（長辺）ＣＳｅ１は、筐体ＨＳの辺ＨＳｅ１に沿って延び、かつ、辺ＨＳｅ１と辺ＨＳｅ５の間に配置されている。基板ＣＳ１の辺（長辺）ＣＳｅ２は、筐体ＨＳの辺ＨＳｅ２に沿って延び、かつ、辺ＨＳｅ２と辺ＨＳｅ６の間に配置されている。基板ＣＳ１の辺（短辺）ＣＳｅ３は、筐体ＨＳの辺ＨＳｅ３に沿って延び、かつ、辺ＨＳｅ３と辺ＨＳｅ７の間に配置されている。基板ＣＳ１の辺（短辺）ＣＳｅ４は、筐体ＨＳの辺ＨＳｅ４に沿って延び、かつ、辺ＨＳｅ４と辺ＨＳｅ８の間に配置されている。
また、筐体ＨＳは、辺ＨＳｅ１と辺ＣＳｅ１との間にある下面（面、被実装面）Ｈｆ９と、辺ＨＳｅ２と辺ＣＳｅ２との間にある下面（面、被実装面）Ｈｆ１０と、辺ＨＳｅ３と辺ＣＳｅ３との間にある下面Ｈｆ１と、辺ＨＳｅ４と辺ＣＳｅ４との間にある下面Ｈｆ３と、を有している。これらの面のそれぞれは、筐体ＨＳの最下面である、下面ＨＳｂを構成する。
また、筐体ＨＳは、Ｘ方向に沿って延び、辺ＨＳｅ５と辺ＣＳｅ１の間に位置する部分を有する段差面（面、基板保持面）Ｈｆ５と、Ｘ方向に沿って延び、辺ＨＳｅ６と辺ＣＳｅ２の間に位置する部分を有する段差面（面、基板保持面）Ｈｆ７と、を有する。また、筐体ＨＳは、Ｙ方向に沿って延び、辺ＨＳｅ７と辺ＣＳｅ３の間に位置する部分を有する段差面（面、基板保持面）Ｈｆ６と、Ｙ方向に沿って延び、辺ＨＳｅ８と辺ＣＳｅ４の間に位置する部分を有する段差面（面、基板保持面）Ｈｆ８と、を有する。
また、図１８に示す例では、筐体ＨＳは、Ｘ方向に沿って順に配列され、それぞれが辺ＨＳｅ５を含む、段差面（面、基板保持面）Ｈｆ１１、Ｈｆ５、およびＨｆ１２と、Ｘ方向に沿って順に配列され、それぞれが辺ＨＳｅ６を含む、段差面（面、基板保持面）Ｈｆ１３、Ｈｆ７、およびＨｆ１４と、を有している。段差面Ｈｆ５、Ｈｆ６、Ｈｆ７、Ｈｆ８、Ｈｆ１１、Ｈｆ１２、Ｈｆ１３、およびＨｆ１４のそれぞれは、基板ＣＳ１の厚さ方向において、基板ＣＳ１の上面ＣＳｔ（図１６参照）と対向する部分を有している。
言い換えれば、基板ＣＳ１は、上面ＣＳｔ（図１３参照）の最外周の一部分が、全周に亘って、段差面Ｈｆ５、Ｈｆ６、Ｈｆ７、Ｈｆ８、Ｈｆ１１、Ｈｆ１２、Ｈｆ１３、およびＨｆ１４のうちのいずれかと対向している。また、段差面Ｈｆ５、Ｈｆ６、Ｈｆ７、Ｈｆ８、Ｈｆ１１、Ｈｆ１２、Ｈｆ１３、およびＨｆ１４のそれぞれと、基板ＣＳ１の上面ＣＳｔの間には、全周に亘って接着材ＢＤ１（図１６参照）が介在している。このように、基板ＣＳ１の最外周が全周に亘って、段差面と対向している場合、基板ＣＳ１を安定的に保持することができる。
ここで、上記した図１６および図１７に示すように、距離Ｄ１や距離Ｄ２を大きくする場合、図１９や図２０に示す距離Ｄ３、Ｄ４も図１６および図１７に示す距離Ｄ１、Ｄ２と同じ値にすることが考えられる。ところが、距離Ｄ１、Ｄ２、Ｄ３、Ｄ４のそれぞれを、等しく大きな値にした場合、接着材ＢＤ１の塗布量のバラつき等の影響により、基板ＣＳ１の位置精度が低下することが判った。例えば、図１８において、基板ＣＳ１の位置が全体に筐体ＨＳの辺ＨＳｅ３の方向に寄りすぎると、図１６に示す距離Ｐ１が狭くなり、内側面Ｈｓｉ３と基板ＣＳ１の側面Ｃｓｓ３の間の接着材ＢＤ１が不足する。また例えば、基板ＣＳ１の位置が全体に筐体ＨＳの辺ＨＳｅ４の方向に寄りすぎると、図１７に示す距離Ｐ２が狭くなり、内側面Ｈｓｉ４と基板ＣＳ１の側面Ｃｓｓ４の間の接着材ＢＤ１が不足する。また例えば、段差面Ｈｆ５、Ｈｆ６、Ｈｆ７、およびＨｆ８のそれぞれと、基板ＣＳ１の上面ＣＳｔの間の一部分で接着材ＢＤ１の塗布量が極端に多い場合、図１８に示す基板ＣＳ１が傾いた状態で収容部ＰＫＴ内に収容される原因になる。図１６、図１７、図１９、または図２０のいずれかに示す、段差面Ｈｆ５、Ｈｆ６、Ｈｆ７、およびＨｆ８のそれぞれと、基板ＣＳ１の上面ＣＳｔとは、理想的には平行であることが好ましい。しかし、基板ＣＳ１が傾いている場合、各段差面と基板ＣＳ１の上面ＣＳｔとが平行にならない。
例示したように、筐体ＨＳの収容部ＰＫＴ内における基板ＣＳ１の位置精度が低下すると、基板ＣＳ１の周縁領域の一部で、接着材ＢＤ１の量が不足する場合が考えられる。そして、図１８に示す貫通孔ＴＨＨの近傍において、接着材ＢＤ１（図１６参照）の不足が生じると、基板ＣＳ１に大きな外力が印加される原因になる。
そこで、本願発明者は、基板ＣＳ１の損傷を抑制し、かつ、筐体ＨＳの収容部ＰＫＴ内における基板ＣＳ１の位置精度を向上させる技術について検討した。上記したように、図１４に示すネジＢＯＬを締め付けることにより、基板ＣＳ１の損傷が生じるのは、筐体ＨＳの長手方向、すなわち、図１８に示すＸ方向において、貫通孔ＴＨＨの近傍の領域において発生し易い。したがって、例えばＸ方向に延びる段差面Ｈｆ５や段差面Ｈｆ７では、接着材ＢＤ１（図１９参照）の量に関わらず基板ＣＳ１の損傷はほとんど発生しない。本願発明者は、この点に着目し、接着材ＢＤ１の量が少なくても基板ＣＳ１の損傷が発生し難い領域において、意図的に接着材ＢＤ１の量が少なくなっていることにより、筐体ＨＳの収容部ＰＫＴ内における基板ＣＳ１の位置精度を向上させる技術を見出した。
すなわち、図１６と図１９を比較して判るように、本実施の形態の電子装置ＥＡ１は、図１６に示す基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ６との距離Ｄ１は、図１９に示す基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ５との距離Ｄ３より大きい。言い換えれば、本実施の形態の電子装置ＥＡ１は、図１６に示す基板ＣＳ１の上面ＣＳｔから筐体ＨＳの段差面Ｈｆ６までの高さ（距離Ｄ１）は、図１９に示す基板ＣＳ１の上面ＣＳｔから筐体ＨＳの段差面Ｈｆ５までの高さ（距離Ｄ３）より大きい。このように、電子装置ＥＡ１の場合、図１９に示す基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ５との距離Ｄ３が小さくなっている。図１９および図２０に示す例では、図１９に示す距離Ｄ３および図２０に示す距離Ｄ４のそれぞれは、図１９に示す距離Ｐ３および図２０に示す距離Ｐ４のそれぞれと同程度であって、例えば０．２ｍｍ程度である。また、図１９に示す距離Ｄ３および図２０に示す距離Ｄ４のそれぞれは、基板ＣＳ１の厚さ（上面ＣＳｔおよび下面ＣＳｂの一方から他方までの距離）より小さい。このため、基板ＣＳ１と筐体ＨＳとを接着固定する際に、基板ＣＳ１の傾きが発生し難い。なお、図１９や図２０に示す例に対する変形例としては、距離Ｄ３や距離Ｄ４がさらに小さくても良い。例えば、距離Ｄ３や距離Ｄ４が０．１ｍｍ未満であっても良い。この場合、距離Ｄ３や距離Ｄ４は、基板ＣＳ１の上面ＣＳｔ上に形成されている金属パターンＭＰの厚さより小さくなる。
なお、図１９に示す距離Ｐ３および図２０に示す距離Ｐ４は以下のように定義できる。すなわち、図１９に示すように、筐体ＨＳの支持部ＨＳＦは、筐体ＨＳの下面Ｈｆ９に連なり、かつ、その一部分が基板ＣＳ１の側面（長側面）Ｃｓｓ１と対向する内側面Ｈｓｉ１を有する。図１９に示す例では、内側面Ｈｓｉ１は、下面Ｈｆ９および段差面Ｈｆ５のそれぞれに連なっている。また、図２０に示すように、筐体ＨＳの支持部ＨＳＦは、筐体ＨＳの下面Ｈｆ１０に連なり、かつ、その一部分が基板ＣＳ１の側面（長側面）Ｃｓｓ２と対向する内側面Ｈｓｉ２を有する。図２０に示す例では、内側面Ｈｓｉ２は、下面Ｈｆ１０および段差面Ｈｆ７のそれぞれに連なっている。ここで、図１９に示す距離Ｐ３は、内側面Ｈｓｉ１と基板ＣＳ１の側面Ｃｓｓ１との間隔である。また、図２０に示す距離Ｐ４は、内側面Ｈｓｉ２と基板ＣＳ１の側面Ｃｓｓ２との間隔である。電子装置ＥＡ１の実装面積を低減する観点からは、距離Ｐ３および距離Ｐ４はできる限り小さいことが好ましく、本実施の形態では、距離Ｐ３および距離Ｐ４のそれぞれは、図１６に示す距離Ｐ１および図１７に示す距離Ｐ２と同じ値である。
また、図１８に示すように、段差面Ｈｆ５は、段差面Ｈｆ６および段差面Ｈｆ８のそれぞれと離間している。言い換えれば、Ｘ方向において、段差面Ｈｆ６と段差面Ｈｆ５の間には、段差面Ｈｆ１１が配置されている。このため、段差面Ｈｆ５は、貫通孔ＴＨＨからの距離が離れている。例えば、図１９に示す断面は、筐体ＨＳの辺ＨＳｅ１の中心と、辺ＨＳｅ５の中心を結ぶ仮想線に沿って切断した断面である。したがって、段差面Ｈｆ５は、Ｘ方向において、二つの貫通孔ＴＨＨの中間に位置している。言い換えれば、段差面Ｈｆ５は、筐体ＨＳの辺ＨＳｅ５の中点を含んでいる。このように、貫通孔ＴＨＨからの距離が遠い位置において、図１９に示す距離Ｄ３の値が小さくなっていた場合であっても、図１４を用いて説明した外力ＥＦ１の影響は小さい。したがって、図１９に示す距離Ｄ３が小さい場合でも、基板ＣＳ１の損傷は発生し難い。
また、図１８に示す貫通孔ＴＨＨに近い位置に配置されている段差面Ｈｆ６では、図１６に示すように、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ６との距離Ｄ１が大きくなっている。これにより、貫通孔ＴＨＨ（図１８参照）にネジＢＯＬ（図１４参照）を挿入し、締め込んだ場合でも、図１６に示す段差面Ｈｆ６の近傍から基板ＣＳ１の辺ＣＳｅ３の近傍に印加される外力ＥＦ１（図１４参照）を分散させることができるので、基板ＣＳ１の損傷を抑制できる。
また、上記では、図１６と図１９とを比較した構成について説明したが、図１６に示す段差面Ｈｆ６の周辺の構造と図１７に示す段差面Ｈｆ８の周辺の構造は、同様である。また、図１９に示す段差面Ｈｆ５の周辺の構造と図２０に示す段差面Ｈｆ７の周辺の構造は、同様である。したがって、全ての構成について、重複的に説明することは省略するが、図１６と図２０の比較、図１７と図１９の比較、あるいは、図１７と図２０の比較においても同様の関係が成り立つ。例えば、図１７と図１９を比較して判るように、本実施の形態の電子装置ＥＡ１は、図１７に示す基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ８との距離Ｄ２は、図１９に示す基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ５との距離Ｄ３より大きい。このため、貫通孔ＴＨＨ（図１８参照）にネジＢＯＬ（図１４参照）を挿入し、締め込んだ場合でも、図１７に示す段差面Ｈｆ８の近傍から基板ＣＳ１の辺ＣＳｅ４の近傍に印加される外力ＥＦ１（図１４参照）を分散させることができるので、基板ＣＳ１の損傷を抑制できる。
また例えば、図１６と図２０を比較して判るように、本実施の形態の電子装置ＥＡ１は、図１６に示す基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ６との距離Ｄ１は、図２０に示す基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ７との距離Ｄ４より大きい。このため、基板ＣＳ１を筐体ＨＳの収容部ＰＫＴ（図１８参照）に配置する際には、基板ＣＳ１の上面ＣＳｔは、図１８に示す段差面Ｈｆ５および段差面Ｈｆ７の両方に支持される。このように、基板ＣＳ１を互いに離間した複数の位置で支持することにより、基板ＣＳ１の姿勢が安定する。言い換えれば、筐体ＨＳの複数の段差面と、基板ＣＳ１の上面ＣＳｔとがなす角度の制御が容易になる。このため、筐体ＨＳの複数の段差面と、基板ＣＳ１の上面ＣＳｔとは、略平行な状態（実質的に平行と見做せる程度の状態）で互いに対向するように配置される。この場合、図１１に示すように基板ＣＳ１の下面ＣＳｂ側から視た平面視において、基板ＣＳ１の下面ＣＳｂの中心点と収容部ＰＫＴの中心点とは、ほぼ一致する。また、基板ＣＳ１の下面ＣＳｂ側から視た平面視において、基板ＣＳ１と筐体ＨＳとの間隔（図１６に示す距離Ｐ１、図１７に示す距離Ｐ２、図１９に示す距離Ｐ３、および図２０に示す距離Ｐ４）がほぼ同じ値になるので、接着材ＢＤ１の量のバラつきを低減できる。
また、図１８に示す複数の段差面のうち、長辺方向に並ぶ段差面は、例えば図２１に示す構造になっている。図２１は、図１８のＢ−Ｂ線に沿った断面において、段差面と基板の関係を示す拡大断面図である。なお、図２１は、図１８の辺ＨＳｅ５を持つ段差面の拡大断面図であるが、図１８に示す辺ＨＳｅ６を持つ段差面の構造も同様なので、図２１では、辺ＨＳｅ６を持つ段差面の符号も併せて付している。また、以下の説明においては、図１８の辺ＨＳｅ５を持つ段差面の構造について説明するが、（ ）内に図１８に示す辺ＨＳｅ６を持つ段差面の構造についての説明も併記する。
図２１に示すように、筐体ＨＳは、Ｘ方向において、段差面Ｈｆ６と段差面Ｈｆ５（または段差面Ｈｆ７）の間に位置し、かつＺ方向において接着材ＢＤ１を介して基板ＣＳ１の上面ＣＳｔと対向する段差面Ｈｆ１１（または段差面Ｈｆ１３）を有する。また、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ１１（または段差面Ｈｆ１３）との距離Ｄ５は、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ５（または段差面Ｈｆ７）との距離Ｄ３（または距離Ｄ４）より大きい。また、図２１に示す例では、段差面Ｈｆ１１（または段差面Ｈｆ１３）は、段差面Ｈｆ６に連なっており、距離Ｄ５は距離Ｄ１と同じ値である。したがって、図１８に示す辺ＨＳｅ５（または辺ＨＳｅ６）を持つ複数の段差面のうち、短辺側の段差面Ｈｆ６に最も近い位置に配置されている段差面Ｈｆ１１（または段差面Ｈｆ１３）と基板ＣＳ１の上面ＣＳｔとの間に、十分な量の接着材ＢＤ１が配置される。
また、筐体ＨＳは、Ｘ方向において、段差面Ｈｆ８と段差面Ｈｆ５（または段差面Ｈｆ７）の間に位置し、かつＺ方向において接着材ＢＤ１を介して基板ＣＳ１の上面ＣＳｔと対向する段差面Ｈｆ１２（または段差面Ｈｆ１４）を有する。また、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ１２（または段差面Ｈｆ１４）との距離Ｄ６は、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ５（または段差面Ｈｆ７）との距離Ｄ３（または距離Ｄ４）より大きい。また、図２１に示す例では、段差面Ｈｆ１２（または段差面Ｈｆ１４）は、段差面Ｈｆ８に連なっており、距離Ｄ６は距離Ｄ２と同じ値である。したがって、図１８に示す辺ＨＳｅ５（または辺ＨＳｅ６）を持つ複数の段差面のうち、短辺側の段差面Ｈｆ８に最も近い位置に配置されている段差面Ｈｆ１２（または段差面Ｈｆ１４）と基板ＣＳ１の上面ＣＳｔとの間に、十分な量の接着材ＢＤ１が配置される。
＜電子装置の製造方法＞
次に、図１〜図２１を用いて説明した電子装置ＥＡ１の製造工程について、図２２に示す工程フローに沿って説明する。図２２は、図１３に示す電子装置の組立てフローを示す説明図である。
＜基板準備＞
まず、図２２に示す基板準備工程では、図２３に示す基板ＣＳ１を準備する。図２３は、図２２に示す基板準備工程で準備する基板の断面図である。なお、図２３は、図１１に示すＡ−Ａ線に沿った断面に対応している。
本工程で準備する基板ＣＳ１は、複数の半導体チップＳＣ１が搭載されるチップ搭載面である上面（表面、主面、面）ＣＳｔと、上面ＣＳｔの反対側に位置する下面（裏面、主面、面）ＣＳｂとを有する。基板ＣＳ１は、セラミック材料から成るセラミック基板である。
また、基板ＣＳ１の上面ＣＳｔおよび下面ＣＳｂには、複数の金属パターンＭＰが接合されている。これら複数の金属パターンＭＰは、例えば、銅（Ｃｕ）膜の表面にニッケル（Ｎｉ）膜が積層された積層膜であって、基板ＣＳ１の上面ＣＳｔまたは下面ＣＳｂに銅膜が直接的に接合されている。アルミナなどのセラミックからなる板材に銅膜を接合する場合、共晶反応を利用して接合する。また、銅膜の表面にニッケル膜を積層する方法は、例えば電気メッキ法を用いることができる。
なお、複数の金属パターンＭＰの種類やレイアウトは、既に説明した通りなので、重複する説明は省略する。
＜チップ搭載＞
次に、図２２に示すチップ搭載工程では、図２４に示すように、基板ＣＳ１の金属パターンＭＰ上に、複数の半導体チップＳＣ１を搭載する。図２４は、図２３に示す基板上に複数の半導体チップを搭載した状態を示す断面図である。
本工程では、図１３を用いて説明したように、複数の金属パターンＭＰのうち、ハイサイド側の電位Ｅ１（図３参照）が供給される金属パターンＭＰＨには、複数（本実施の形態では３個）の半導体チップＳＣＨおよび複数（本実施の形態では３個）の半導体チップＳＣ２が搭載される。また、複数の金属パターンＭＰのうち、交流電力の出力端子に接続される金属パターンＭＰＵ、ＭＰＶ、ＭＰＷには、それぞれ１個の半導体チップＳＣ１および１個の半導体チップＳＣ２が搭載される。また、複数の金属パターンＭＰのうち、ロウサイド側の電位Ｅ２（図３参照）が供給される金属パターンＭＰＬには半導体チップＳＣ１は搭載されない。また、複数の金属パターンＭＰのうち、入出力用の端子ＬＤを接続するための複数の金属パターンＭＰＴには、半導体チップＳＣ１、ＳＣ２は搭載されない。
また、図２４に示すように、本工程では、複数の半導体チップＳＣ１、ＳＣ２（図１３参照）のそれぞれは、半導体チップＳＣ１、ＳＣ２の裏面ＳＣｂと金属パターンＭＰの上面ＭＰｔを対向させた状態で、所謂フェイスアップ実装方式で搭載される。また、半導体チップＳＣ１の裏面ＳＣｂには、コレクタ電極ＣＰ（図５参照）、半導体チップＳＣ２の裏面ＳＣｂには、カソード電極ＣＤＰ（図８参照）が形成されており、コレクタ電極ＣＰやカソード電極ＣＤＰと金属パターンＭＰとを電気的に接続するため、半導体チップＳＣ１、ＳＣ２は導電性接着材（ダイボンド材、導電性部材、接続部材、接合材）ＳＤを介して搭載される。本実施の形態では、導電性接着材ＳＤとして例えば半田を利用する例を取り上げて説明する。
半田である導電性接着材ＳＤを介して半導体チップＳＣ１、ＳＣ２（図１３参照）を搭載する方法は、以下のように行う。まず、半導体チップの搭載予定領域に、ペースト状の半田を塗布する。このペースト状の半田には、半田成分と、フラックス成分が含まれる。次に、複数の半導体チップＳＣ１、ＳＣ２（図１３参照）を準備して（図２２に示す半導体チップ準備工程）それぞれをペースト状の半田に押し付ける。複数の半導体チップＳＣ１がペースト状の半田を介して金属パターンＭＰ上に仮接着された状態で、半田に対してリフロー処理（加熱処理）を施す。リフロー処理は、例えば真空状態（減圧状態）の加熱炉内で実施される（このようなリフロー処理は、真空リフロー処理と呼ばれる）。このリフロー処理により、半田が溶融し、一方は金属パターンＭＰに接合され、他方が半導体チップＳＣ１、ＳＣ２の裏面ＳＣｂの電極に接合される。そして半田を冷却することで、硬化させると、半導体チップＳＣ１のそれぞれが金属パターンＭＰ上に固定される。また、この後、硬化した導電性接着材ＳＤの周囲にフラックス成分の残渣が残っている場合があるので、基板ＣＳ１を洗浄して残渣を除去する。
なお、半導体チップＳＣ１、ＳＣ２の他、例えばコンデンサなど、半導体チップＳＣ１以外のチップ部品（電子部品、機能性素子）を搭載する場合には、本工程において、一括して搭載することができる。
また、上記は、チップ搭載工程の一例であり、種々の変形例が適用可能である。例えば、非破壊検査により、半導体チップＳＣ１、ＳＣ２と金属パターンＭＰの接合部分の状態を検査しても良い。
＜ワイヤボンド＞
次に、図２２に示すワイヤボンド工程では、図２５に示すように、半導体チップＳＣ１と金属パターンＭＰとをワイヤ（導電性部材）ＢＷを介して電気的に接続する。図２５は、図２４に示す半導体チップにワイヤを接続した後の状態を示す断面図である。
図１３を用いて説明したように、本工程では、ハイサイド用の半導体チップＳＣＨのエミッタ電極ＥＰ（図４参照）は複数のワイヤＢＷを介して金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかに接続される。また、ロウサイド用の半導体チップＳＣＬのエミッタ電極ＥＰは、複数のワイヤＢＷを介して金属パターンＭＰＬに接続される。また、ハイサイド用の半導体チップＳＣＨおよびロウサイド用の半導体チップＳＣＬのそれぞれが有するゲート電極ＧＰ（図４参照）のそれぞれは、ワイヤＢＷを介して金属パターンＭＰＴと電気的に接続される。
また、ハイサイド用の半導体チップＳＣ２のアノード電極ＡＤＰ（図７参照）は複数のワイヤＢＷを介して金属パターンＭＰＵ、金属パターンＭＰＶ、または金属パターンＭＰＷのいずれか一つ、および出力用の金属パターンＭＰＴに接続される。また、ロウサイド用の半導体チップＳＣ２のアノード電極ＡＤＰは複数のワイヤＢＷを介して金属パターンＭＰＬに接続される。
図１３に示す複数のワイヤＢＷは、金属ワイヤであって、本実施の形態では例えばアルミニウムから成る。ただし、ワイヤＢＷの材料には種々の変形例があって、アルミニウムの他、金、あるいは銅を用いることもできる。なお、本実施の形態では、半導体チップＳＣ１と金属パターンＭＰとを電気的に接続する部材としてワイヤを用いる例を示しているが、変形例としては、帯状に形成された金属（例えばアルミリボン）を用いることもできる。またあるいは、パターニングされた金属板（銅クリップ）を用いて、半田を介して接続することもできる。
また、上記は、ワイヤボンド工程の一例であり、種々の変形例が適用可能である。例えば、ワイヤＢＷと被接合部との接合部分の状態を検査しても良い。
＜端子搭載＞
次に、図２２に示す端子搭載工程では、図２６に示すように、複数の金属パターンＭＰ上に端子ＬＤを搭載する。図２６は、図２５に示す基板上に複数の端子を搭載した状態を示す断面図である。端子ＬＤは、複数の金属パターンと、図示しない外部機器とを電気的に接続するためのリード端子であって、細長く伸びる一方の端部を金属パターンＭＰに接続する。図２５に示す例では、複数の端子ＬＤのそれぞれは、導電性接着材ＳＤを介して金属パターンＭＰ上に搭載される。
また、図１３に示す例では、複数の金属パターンＭＰのうち、ハイサイド側の電位が供給される金属パターンＭＰＨ、およびロウサイド側の電位が供給される金属パターンＭＰＬには、それぞれ長手方向の両端（短辺である辺ＣＳｅ３側および辺ＣＳｅ４側）に端子ＬＤが搭載される。また、複数の金属パターンＭＰＴのそれぞれには、一本ずつ端子ＬＤが搭載される。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、端子ＬＤは直接的には接続されない。
なお、図２６では図示を省略したが、多数の端子ＬＤを一括して接続する場合、複数の端子ＬＤを保持する図示しない治具を用いることが好ましい。例えば、複数の端子ＬＤが図示しないフレーム枠を介して互いに連結されていれば、治具を用いてフレーム枠を保持することにより、複数の端子ＬＤを一括して保持することができる。この場合、複数の端子ＬＤを接続した後、フレーム枠を切断することにより、複数の端子ＬＤのそれぞれが分離される。
＜筐体取付＞
次に、図２２に示す筐体取付工程では、図２７に示すように、基板ＣＳ１の周囲を囲むように、筐体ＨＳを取り付け、接着材ＢＤ１を介して基板ＣＳ１と筐体ＨＳを固定する。図２７は、図２６に示す基板に、筐体を取り付ける工程を模式的に示す断面図である。本工程では、基板ＣＳ１の上面ＣＳｔの周縁部を覆うように筐体ＨＳの支持部ＨＳＦを接着固定する。基板ＣＳ１の上面ＣＳｔの周縁部と筐体ＨＳの支持部ＨＳＦとは、接着材ＢＤ１を介して接着固定される。
また、本工程では、図２７に示すように、Ｚ方向において、基板ＣＳ１の上下を反転させた状態で基板ＣＳ１を筐体ＨＳに取り付ける方法が好ましい。すなわち、図２７に示す例では、まず筐体ＨＳの段差面Ｈｆ５、Ｈｆ７が上方を向いた状態で、筐体ＨＳを支持台ＳＴＧに固定する。次に、筐体ＨＳの段差面Ｈｆ５、Ｈｆ７上に、接着材ＢＤ１を塗布する。なお、図２７では、代表的に、筐体ＨＳの段差面Ｈｆ５、Ｈｆ７上に、接着材ＢＤ１が塗布された状態を示しているが、本工程では、図１８に示す段差面Ｈｆ５、Ｈｆ６、Ｈｆ７、Ｈｆ８、Ｈｆ１１、Ｈｆ１２、Ｈｆ１３、およびＨｆ１４のそれぞれの上に接着材ＢＤ１を塗布する。
次に、図２７に白抜きの矢印を付して模式的に示すように、基板ＣＳ１の上面ＣＳｔを筐体ＨＳの支持部ＨＳＦに向かって押し付ける。これにより、各段差面に塗布されたＢＤ１が変形し、基板ＣＳ１と筐体ＨＳの段差面の間において広がる。この状態で接着材ＢＤ１を硬化させると、基板ＣＳ１の上面ＣＳｔの周縁部と筐体ＨＳの支持部ＨＳＦの段差面とが、接着材ＢＤ１を介して接着固定される。
本実施の形態の方法によれば、各段差面が上方を向いた状態で接着材ＢＤ１を塗布するので、接着材ＢＤ１の粘度が低い場合であっても、接着材ＢＤ１が周囲に広がり難い。言い換えれば、接着材ＢＤ１の材料選択の自由度が高い。また、硬化前の接着材ＢＤ１の粘度が低ければ、基板ＣＳ１を筐体ＨＳに押し付けた時に、接着材ＢＤ１が濡れ広がり易くなる。この場合、図１８に示す各段差面と基板ＣＳ１との間に隙間やボイドが残留し難い。つまり、本実施の形態によれば、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量を制御し易い。
図１４を用いて説明したように、電子装置ＥＡ１を実装する時、接着材ＢＤ１は筐体ＨＳから基板ＣＳ１に伝達される外力ＥＦ１を分散する機能を備えている。そして、基板ＣＳ１と筐体ＨＳとの間に介在する接着材ＢＤ１の量を制御することにより、基板ＣＳ１の損傷を安定的に抑制することができる。
＜封止＞
次に、図２２に示す封止工程では、図１２に示すように基板ＣＳ１および筐体ＨＳとに囲まれた空間内に封止材ＭＧを供給し、複数の端子ＬＤのそれぞれの一部分、複数の半導体チップＳＣ１、および複数のワイヤＢＷを封止する。本実施の形態では、図１２に示す蓋部（蓋材、キャップ）ＨＳＴが取り付けられていない状態で封止工程を実施する。また、図２７に示すように筐体ＨＳの支持部ＨＳＦの内側には開口部が設けられている。このため、本実施の形態では開口部からゲル状の封止材ＭＧを充填し、図１３に示す複数の半導体チップＳＣ１、ＳＣ２、および複数のワイヤＢＷを封止する。
また、本実施の形態のように、比較的に流動性が高いゲル状の封止材ＭＧを用いる場合、筐体ＨＳの支持部ＨＳＦと基板ＣＳ１との接着部分（接着材ＢＤ１と基板ＣＳ１や筐体ＨＳとの接触界面）に隙間があると、封止材ＭＧが隙間から漏れる可能性もある。したがって、封止材ＭＧの漏れを防止する観点からは、基板ＣＳ１の上面ＣＳｔと図１８に示す各段差面との間隔は小さい方が好ましい。したがって、図１８に示す各段差面のうち、基板ＣＳ１の上面ＣＳｔとの間隔が大きい段差面は、図１４および図１５を用いて説明した、基板ＣＳ１の損傷に対する影響が小さい部分では、例えば図１９に示す距離Ｄ３や図２０に示す距離Ｄ４のように、段差面と基板ＣＳ１との間隔を小さくすることが好ましい。
また、上記したように、筐体取付工程において、硬化前の接着材ＢＤ１の粘度が低ければ、接着材が濡れ広がり易くなるので、筐体ＨＳの支持部ＨＳＦと基板ＣＳ１との接着部分（接着材ＢＤ１と基板ＣＳ１や筐体ＨＳとの接触界面）に隙間が生じ難くなる。
＜蓋部取付＞
次に、図２２に示す封止工程では、図１２に示すように筐体ＨＳの上部に蓋部ＨＳＴを取り付け、封止材ＭＧで封止された領域を覆う。封止材ＭＧで封止された領域を蓋部ＨＳＴで覆うことにより、筐体ＨＳの内部の空間への異物の侵入などを防止することができる。筐体ＨＳの蓋部ＨＳＴには複数の貫通孔が形成されており、複数の端子ＬＤは複数の貫通孔（図示は省略）にそれぞれ挿入される。
蓋部ＨＳＴと支持部ＨＳＦは、例えば図示しない接着材を介して固定される。あるいは、蓋部ＨＳＴは、接着材を介さずに、支持部ＨＳＦの収容部ＰＫＴ（図１２参照）上に載置されていても良い。支持部ＨＳＦ上において、蓋部ＨＳＴの位置がずれなければ、完全に固定されていなくても、筐体ＨＳの内部の空間への異物の侵入は防ぐことができる。
以上の各工程により、図３〜図２１を用いて説明した電子装置ＥＡ１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷される。また、図１４に示す基板ＢＰ１に実装される。図２２に対する変形例として、図１４に示す基板ＢＰ１に実装する工程までを含めて電子装置の製造方法として考えることもできる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
＜変形例１＞
例えば、上記実施の形態では、図１８に示す辺ＨＳｅ５に沿った段差面と辺ＨＳｅ６に沿った段差面の構造例について、図２１を用いて説明したが、種々の変形例がある。図２８および図２９のそれぞれは、図２１に対する変形例を示す拡大断面図である。
図２８に示す電子装置ＥＡ２および図２９に示す電子装置ＥＡ３のそれぞれは、筐体ＨＳの長手方向に沿って延びる段差面の形状が図２１に示す電子装置ＥＡ１と相違する。
図２８に示す電子装置ＥＡ２が備える筐体ＨＳは、Ｘ方向において段差面Ｈｆ５（または段差面Ｈｆ７）と段差面Ｈｆ６の間に位置し、かつ、Ｚ方向において接着材ＢＤ１を介して基板ＣＳ１の上面ＣＳｔと対向する段差面Ｈｆ１１（または段差面Ｈｆ１３）を有している。段差面Ｈｆ１１（または段差面Ｈｆ１３）は、段差面Ｈｆ５（または段差面Ｈｆ７）と段差面Ｈｆ６とを接続するようにＸ方向に延びる曲面である。
また、筐体ＨＳは、Ｘ方向において、段差面Ｈｆ８と段差面Ｈｆ５（または段差面Ｈｆ７）の間に位置し、かつＺ方向において接着材ＢＤ１を介して基板ＣＳ１の上面ＣＳｔと対向する段差面Ｈｆ１２（または段差面Ｈｆ１４）を有する。段差面Ｈｆ１２（または段差面Ｈｆ１４）は、段差面Ｈｆ５（または段差面Ｈｆ７）と段差面Ｈｆ８とを接続するようにＸ方向に延びる曲面である。
電子装置ＥＡ２の場合、距離Ｄ５および距離Ｄ６の値が徐々に変化する。言い換えれば、段差面Ｈｆ６（または段差面Ｈｆ８）から段差面Ｈｆ５（または段差面Ｈｆ７）に至る経路において、距離Ｄ５（または距離Ｄ６）が急激に変化する変曲点がない。このため、筐体ＨＳのフランジ部ＦＬＧ（図１４参照）が変形した時に、局所的に強い力が加わる箇所が生じ難い。
なお、図示は省略するが、図２８に対する変形例として、段差面Ｈｆ１１、Ｈｆ１２、Ｈｆ１３、およびＨｆ１４のそれぞれが段差面Ｈｆ５と平行な基準面に対して傾斜する傾斜面であっても良い。この場合、図２１に示す電子装置ＥＡ１と比較すると、筐体ＨＳのフランジ部ＦＬＧ（図１４参照）が変形した時に、局所的に強い力が加わる箇所が生じ難い。ただし、傾斜面と水平面が交差する部分では、他の部分よりも強い力が加わる可能性があるので、図２８に示すように曲面である方がより好ましい。
また、図示は省略するが、図２１に示す電子装置ＥＡ１の場合と同様に、図２８に示す電子装置ＥＡ２の場合にも、段差面Ｈｆ５（または段差面Ｈｆ７）は、Ｘ方向において、二つの貫通孔ＴＨＨ（図１８参照）の中間に位置している。言い換えれば、図１８に示す段差面Ｈｆ５（または段差面Ｈｆ７）は、筐体ＨＳの辺ＨＳｅ５（または辺ＨＳｅ６）の中点を含んでいる。
また、図２９に示す電子装置ＥＡ３が備える筐体ＨＳは、Ｙ方向（図１８参照）において辺ＨＳｅ５（図１８参照）と基板ＣＳ１の辺ＣＳｅ１（図１８参照）の間に位置し、かつ、Ｚ方向において接着材ＢＤ１を介して基板ＣＳ１の上面ＣＳｔと対向する複数の段差面Ｈｆ５、および複数の段差面Ｈｆ５の間に挟まれるように配置される段差面（面、基板保持面）Ｈｆ１５を有している。また、筐体ＨＳは、Ｙ方向（図１８参照）において辺ＨＳｅ６（図１８参照）と基板ＣＳ１の辺ＣＳｅ２（図１８参照）の間に位置し、かつ、Ｚ方向において接着材ＢＤ１を介して基板ＣＳ１の上面ＣＳｔと対向する複数の段差面Ｈｆ７、および複数の段差面Ｈｆ７の間に挟まれるように配置される段差面（面、基板保持面）Ｈｆ１６を有している。また、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ１５（または段差面Ｈｆ１６）との間隔である距離Ｄ７は、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ５（または段差面Ｈｆ７）との間隔である距離Ｄ３（または距離Ｄ４）より大きい。
言い換えれば、電子装置ＥＡ３の場合、筐体ＨＳの長辺に沿って設けられた段差面において、複数の箇所に凸形状の部分（段差面Ｈｆ５または段差面Ｈｆ７）が設けられている。この場合、上記した筐体取付工程において、複数箇所の凸形状の部分により基板ＣＳ１が支持されるので、基板ＣＳ１の姿勢が安定する。言い換えれば、筐体ＨＳの複数の段差面と、基板ＣＳ１の上面ＣＳｔとがなす角度の制御が容易になる。
図２９に示すように、筐体ＨＳは、Ｘ方向において、複数の段差面Ｈｆ５（または段差面Ｈｆ７）のうち、最も段差面Ｈｆ６に近い位置にある段差面Ｈｆ５（または段差面Ｈｆ７）と、段差面Ｈｆ６との間に位置し、かつＺ方向において接着材ＢＤ１を介して基板ＣＳ１の上面ＣＳｔと対向する段差面Ｈｆ１１（または段差面Ｈｆ１３）を有する。また、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ１１（または段差面Ｈｆ１３）との距離Ｄ５は、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ５（または段差面Ｈｆ７）との距離Ｄ３（または距離Ｄ４）より大きい。また、図２９に示す例では、段差面Ｈｆ１１（または段差面Ｈｆ１３）は、段差面Ｈｆ６に連なっており、距離Ｄ５は距離Ｄ１と同じ値である。したがって、図１８に示す辺ＨＳｅ５（または辺ＨＳｅ６）を持つ複数の段差面のうち、短辺側の段差面Ｈｆ６に最も近い位置に配置されている段差面Ｈｆ１１（または段差面Ｈｆ１３）と基板ＣＳ１の上面ＣＳｔとの間に、十分な量の接着材ＢＤ１が配置される。
また、筐体ＨＳは、Ｘ方向において、複数の段差面Ｈｆ５（または段差面Ｈｆ７）のうち、最も段差面Ｈｆ８に近い位置にある段差面Ｈｆ５（または段差面Ｈｆ７）と、段差面Ｈｆ８との間に位置し、かつＺ方向において接着材ＢＤ１を介して基板ＣＳ１の上面ＣＳｔと対向する段差面Ｈｆ１２（または段差面Ｈｆ１４）を有する。また、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ１２（または段差面Ｈｆ１４）との距離Ｄ６は、基板ＣＳ１の上面ＣＳｔと筐体ＨＳの段差面Ｈｆ５（または段差面Ｈｆ７）との距離Ｄ３（または距離Ｄ４）より大きい。また、図２９に示す例では、段差面Ｈｆ１２（または段差面Ｈｆ１４）は、段差面Ｈｆ８に連なっており、距離Ｄ６は距離Ｄ２と同じ値である。したがって、図１８に示す辺ＨＳｅ５（または辺ＨＳｅ６）を持つ複数の段差面のうち、短辺側の段差面Ｈｆ８に最も近い位置に配置されている段差面Ｈｆ１２（または段差面Ｈｆ１４）と基板ＣＳ１の上面ＣＳｔとの間に、十分な量の接着材ＢＤ１が配置される。
また、図２９に示す段差面Ｈｆ１５（または段差面Ｈｆ１６）は、筐体ＨＳの長辺に沿って設けられた段差面の中間地点に設けられている。言い換えれば、段差面Ｈｆ１５（または段差面Ｈｆ１６）は、図１８に示す筐体ＨＳの辺ＨＳｅ５（または辺ＨＳｅ６）の中点を含んでいる。この場合、辺ＨＳｅ５（または辺ＨＳｅ６）の中点を挟んで両側に凸形状の部分が配置されることになるので、基板ＣＳ１の姿勢を安定させ易い。
また、図２９に示す例では、段差面Ｈｆ１５（または段差面Ｈｆ１６）の距離Ｄ７は距離Ｄ１と同じ値である。したがって、Ｚ方向において、段差面Ｈｆ１５（または段差面Ｈｆ１６）は、図１２に示す半導体チップＳＣ１の表面ＳＣｔと裏面ＳＣｂの間の高さに位置する。
＜変形例２＞
また例えば、上記実施の形態では、スイッチング素子を構成するトランジスタＱ１としてＩＧＢＴを使用する例について説明した。しかし、変形例として、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用しても良い。パワーＭＯＳＦＥＴの場合、トランジスタを構成する半導体素子内に、寄生ダイオードであるボディダイオードが形成される。このボディダイオードは、図９に示すダイオード（フリーホイールダイオード）ＦＷＤの機能を果たす。このため、パワーＭＯＳＦＥＴを備えた半導体チップを使用すれば、その半導体チップの内部にボディダイオードが内蔵される。したがって、パワーＭＯＳＦＥＴを用いる場合には、一つのスイッチング素子として一つの半導体チップを用いれば良い。
また、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用する場合、上記実施の形態でした説明において、エミッタと記載した部分をソースと読み替え、コレクタと記載した部分をドレインと読み替えて適用することができる。このため、重複する説明は省略する。
＜変形例３＞
また例えば、上記実施の形態では、一例として電子装置ＥＡ１の各構成部材の寸法例を記載したが、上記実施の形態で説明した例の他、種々の変形例が適用できる。例えば、上記実施の形態では、図１１に示す貫通孔ＴＨＨの開口径（円形の開口部の直径）を例示して、開口径が、筐体ＨＳの辺ＨＳｅ１と基板ＣＳ１の辺ＣＳｅ１の距離より大きい実施態様について説明した。また上記実施の形態では、一方の貫通孔ＴＨＨの縁から、基板ＣＳ１の辺ＣＳｅ３、ＣＳｅ４までの最短距離は、貫通孔ＴＨＨの開口径より小さい実施態様について説明した。電子装置ＥＡ１の固定強度を向上させる観点からは、図１４に示すネジＢＯＬの径を大きくすることが好ましい。このため、ネジＢＯＬの挿入位置を基板ＣＳ１に近づけると上記の関係は成り立ち易くなり、これにより、基板ＣＳ１が損傷し易くなる。しかし、貫通孔ＴＨＨの開口径が小さい電子装置の場合であっても、上記実施の形態や変形例で説明した技術を適用することができる。
＜変形例４＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
また、上記実施の形態で説明した電子装置およびその製造方法について技術的思想を抽出すれば、下記のように表現することができる。
〔付記１〕
（ａ）複数の半導体チップが搭載され、金属から成る第１パターンが形成された第１表面と、前記第１表面の反対側であり、かつ、金属から成る第２パターンが形成された第１裏面を有する第１基板を準備する工程、
（ｂ）前記第１基板の周縁部を囲むように、接着材を介してケースを固定する工程、
（ｃ）前記（ｂ）工程の後、前記ケース内に封止材を充填し、前記複数の半導体チップを封止する工程、
（ｄ）前記（ｃ）工程の後、前記第１基板の前記第１裏面と第２基板とが熱伝導材を介して対向した状態で、前記ケースを前記第２基板にネジ止め固定する工程、
を有し、
前記第１基板の前記第１裏面側から視た平面視において、前記ケースは、第１方向に延びる第１長辺と、前記第１方向に延び、かつ、前記第１長辺の反対側に位置する第２長辺と、前記第１方向に延び、かつ、前記第１長辺と前記第２長辺の間に位置する第３長辺と、前記第１方向に延び、かつ、前記第３長辺と前記第２長辺の間に位置する第４長辺と、前記第１方向と交差する第２方向に沿って延びる第１短辺と、前記第２方向に延び、かつ、前記第１短辺の反対側に位置する第２短辺と、前記第２方向に延び、かつ、前記第１短辺と前記第２短辺の間に位置する第３短辺と、前記第２方向に延び、かつ、前記第３短辺と前記第２短辺の間に位置する第４短辺と、を有し、
前記第１基板は、前記第１方向に延び、かつ、前記第１長辺と前記第３長辺の間に位置する第５長辺と、前記第５長辺に沿って延び、かつ、前記第２長辺と前記第４長辺の間に位置する第６長辺と、前記第２方向に沿って延び、かつ、前記第１短辺と前記第３短辺の間に位置する第５短辺と、前記第５短辺に沿って延び、かつ、前記第２短辺と前記第４短辺の間に位置する第６短辺と、を有し、
前記ケースは、平面視において前記第１短辺と前記第１基板の前記第５短辺の間に位置する第１面と、前記第１基板の前記第１表面および前記第１裏面のうち一方から他方に向かう方向である第３方向において前記第１面の反対側にある第２面と、平面視において前記第２短辺と前記第１基板の前記第６短辺の間に位置する第３面と、前記第３方向において前記第３面の反対側にある第４面と、平面視において前記第３長辺と前記第５長辺の間に位置し、かつ、前記第３方向において前記第１基板の前記第１表面と前記接着材を介して対向する第５面と、平面視において前記第３短辺と前記第５短辺の間に位置し、かつ、前記第３方向において前記接着材を介して前記第１基板の前記第１表面と対向する第６面と、を有し、
前記第１方向において、前記第１短辺と前記第３短辺の間には、前記第１面または前記第２面のうち一方から他方に達し、前記（ｄ）工程でネジが挿入される第１孔が形成され、
前記第１方向において、前記第２短辺と前記第４短辺の間には、前記第３面または前記第４面のうち一方から他方に達し、前記（ｄ）工程でネジが挿入される第２孔が形成され、
前記第３方向において、前記ケースの前記第１面は、前記第１基板の前記第１表面と前記第２パターンの裏面の間の高さに位置し、
前記第１基板の前記第１表面と前記ケースの前記第６面との間隔は、前記第１基板の前記第１表面と前記ケースの前記第５面との間隔より大きい、電子装置の製造方法。
ＡＤＰ アノード電極（アノード電極パッド、表面電極）
ＢＤ１ 接着材（グルー）
ＢＤ２ 熱伝導材（放熱グリス）
ＢＯＬ ネジ
ＢＰ１ 基板（実装基板、ベースプレート）
ＢＰｔ 上面（面、主面、実装面）
ＢＷ ワイヤ（導電性部材）
ＣＡＰ 容量素子
ＣＤＰ カソード電極（カソード電極パッド、裏面電極）
ＣＰ コレクタ電極（コレクタ電極パッド、裏面電極）
ＣＳ１ 基板
ＣＳｂ 下面（裏面、主面、面）
ＣＳｅ１，ＣＳｅ２ 辺（長辺、基板辺）
ＣＳｅ３，ＣＳｅ４ 辺（短辺、基板辺）
ＣＳｔ 上面（面、表面、主面）
Ｃｓｓ１，Ｃｓｓ２ 側面（長側面）
Ｃｓｓ３，Ｃｓｓ４ 側面（短側面）
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｐ１，Ｐ２，Ｐ３，Ｐ４ 距離（間隔、離間距離）
Ｅ 直流電源
Ｅ１，Ｅ２ 電位
ＥＡ１，ＥＡ２，ＥＡ３，ＥＡＨ 電子装置
ＥＦ１ 外力
ＥＰ エミッタ電極（エミッタ電極パッド、表面電極）
ＥＲ，ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４，ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ 半導体領域
ＦＬＧ フランジ部（部分）
ＦＷＤ ダイオード（フリーホイールダイオード）
ＧＣ ゲート制御回路
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＰ ゲート電極（ゲート電極パッド、表面電極）
Ｈｆ１，Ｈｆ３，Ｈｆ９，Ｈｆ１０，ＨＳｂ 下面（面、被実装面）
Ｈｆ２，Ｈｆ４ 上面（面、ネジ挿入面、フランジ部上面）
Ｈｆ５，Ｈｆ６，Ｈｆ７，Ｈｆ８，Ｈｆ１１，Ｈｆ１２，Ｈｆ１３，Ｈｆ１４，Ｈｆ１５，Ｈｆ１６ 段差面（面、基板保持面）
ＨＳ 筐体（ケース、ハウジング）
ＨＳｅ１，ＨＳｅ２，ＨＳｅ５，ＨＳｅ６ 辺（長辺、筐体辺）
ＨＳｅ３，ＨＳｅ４，ＨＳｅ７，ＨＳｅ８ 辺（短辺、筐体辺）
ＨＳＦ 支持部（フレーム）
Ｈｓｉ１，Ｈｓｉ２，Ｈｓｉ３，Ｈｓｉ４ 内側面
ＨＳＴ 蓋部（蓋材、蓋部材、キャップ）
ＨＴ ハイサイド端子（正電位端子）
ＩＮＶ インバータ回路
ＬＤ 端子
ＬＧ１，ＬＧ２，ＬＧ３ レグ
ＬＴ ロウサイド端子（負電位端子）
ＭＧ 封止材（ゲル状絶縁材）
ＭＰ，ＭＰＢ，ＭＰＨ，ＭＰＬ，ＭＰＴ，ＭＰＵ，ＭＰＶ，ＭＰＷ 金属パターン（金属から成るパターン、金属膜、パターン）
ＭＰｂ 下面（裏面）
ＭＰｔ 上面（表面）
ＭＴ ３相誘導モータ
ＰＫＴ 収容部（部分）
Ｑ１ トランジスタ
ＲＴ ロータ
ＳＣ１，ＳＣ２，ＳＣＨ，ＳＣＬ 半導体チップ
ＳＣｂ 裏面（面、下面、主面）
ＳＣｔ 表面（面、上面、主面）
ＳＤ 導電性接着材（ダイボンド材、導電性部材、接続部材、接合材）
ＳＴＧ 支持台
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６ スイッチ
ＴＨＨ 貫通孔（孔、ネジ穴、ネジ挿入孔）
ＴＲ トレンチ
ＴＵ 出力端子
ＴＶ 出力端子
ＴＷ 出力端子
ＶＬ１ 仮想線（中心線）

Claims (20)

  1. 金属から成る第１パターンが形成された第１表面と、前記第１表面の反対側であり、かつ、金属から成る第２パターンが形成された第１裏面を有する基板と、
    前記第１パターンの第２表面上に搭載された複数の半導体チップと、
    前記基板の前記第１表面に接着材を介して固定されたケースと、
    前記基板の前記第１表面と、前記複数の半導体チップを封止する封止材と、を備え、
    前記基板の前記第２パターンは、前記基板の前記第１裏面と同じ側を向く第２裏面を有し、
    平面視において、前記ケースは、第１方向に延びる第１長辺と、前記第１方向に延び、かつ、前記第１長辺の反対側に位置する第２長辺と、前記第１方向に延び、かつ、前記第１長辺と前記第２長辺の間に位置する第３長辺と、前記第１方向に延び、かつ、前記第３長辺と前記第２長辺の間に位置する第４長辺と、前記第１方向と交差する第２方向に沿って延びる第１短辺と、前記第２方向に延び、かつ、前記第１短辺の反対側に位置する第２短辺と、前記第２方向に延び、かつ、前記第１短辺と前記第２短辺の間に位置する第３短辺と、前記第２方向に延び、かつ、前記第３短辺と前記第２短辺の間に位置する第４短辺と、を有し、
    前記基板は、前記第１方向に延び、かつ、前記第１長辺と前記第３長辺の間に位置する第５長辺と、前記第５長辺に沿って延び、かつ、前記第２長辺と前記第４長辺の間に位置する第６長辺と、前記第２方向に沿って延び、かつ、前記第１短辺と前記第３短辺の間に位置する第５短辺と、前記第５短辺に沿って延び、かつ、前記第２短辺と前記第４短辺の間に位置する第６短辺と、を有し、
    前記ケースは、平面視において前記第１短辺と前記基板の前記第５短辺の間に位置する第１面と、前記基板の前記第１表面および前記第１裏面のうち一方から他方に向かう方向である第３方向において前記第１面の反対側にある第２面と、平面視において前記第２短辺と前記基板の前記第６短辺の間に位置する第３面と、前記第３方向において前記第３面の反対側にある第４面と、平面視において前記第３長辺と前記第５長辺の間に位置し、かつ、前記第３方向において前記基板の前記第１表面と前記接着材を介して対向する第５面と、平面視において前記第３短辺と前記第５短辺の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第６面と、を有し、
    前記第１方向において、前記第１短辺と前記第３短辺の間には、前記第１面または前記第２面のうち一方から他方に達する第１孔が形成され、
    前記第１方向において、前記第２短辺と前記第４短辺の間には、前記第３面または前記第４面のうち一方から他方に達する第２孔が形成され、
    前記第３方向において、前記ケースの前記第１面は、前記基板の前記第１表面と前記第２パターンの前記第２裏面の間の高さに位置し、
    前記基板の前記第１表面と前記ケースの前記第６面との間隔は、前記基板の前記第１表面と前記ケースの前記第５面との間隔より大きい、電子装置。
  2. 請求項１において、
    前記第３方向において、前記基板の前記第１表面と前記ケースの前記第６面との間隔は前記半導体チップが搭載される前記第１パターンの厚さより大きい、電子装置。
  3. 請求項１において、
    前記基板の前記第１表面と前記ケースの前記第５面との間隔は、前記基板の厚さより小さい、電子装置。
  4. 請求項１において、
    前記複数の半導体チップは、それぞれ、第３表面、および前記第３表面の反対側であり、かつ、前記第１パターンの前記第２表面に向かい合う第３裏面を有し、
    前記第３方向において、前記ケースの前記第６面は、前記半導体チップの前記第３表面と前記第３裏面の間の高さに位置する、電子装置。
  5. 請求項１において、
    前記第１孔の直径は、前記ケースの前記第１長辺から前記基板の前記第５長辺までの長さより大きい、電子装置。
  6. 請求項１において、
    前記第１孔の縁から、前記基板の前記第５短辺までの最短距離は、前記第１孔の径より小さい、電子装置。
  7. 請求項１において、
    前記ケースは、前記第１方向において前記第５面と前記第６面の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第７面を有し、
    前記基板の前記第１表面と前記ケースの前記第７面との間隔は、前記基板の前記第１表面と前記ケースの前記第５面との間隔より大きい、電子装置。
  8. 請求項７において、
    前記ケースは、前記第１方向において前記第４短辺と前記第６短辺の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第８面と、前記第１方向において前記第５面と前記第８面の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第９面と、を有し、
    前記基板の前記第１表面と前記ケースの前記第８面との間隔は、前記基板の前記第１表面と前記ケースの前記第５面との間隔より大きく、
    前記基板の前記第１表面と前記ケースの前記第７面との間隔は、前記基板の前記第１表面と前記ケースの前記第５面との間隔より大きい、電子装置。
  9. 請求項１において、
    前記ケースは、前記第２方向において前記第５面と前記第６面の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第７面を有し、
    前記第７面は、前記第５面と前記第６面とを接続するように前記第２方向に延びる曲面である、電子装置。
  10. 請求項９において、
    前記ケースは、前記第１方向において前記第４短辺と前記第６短辺の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第８面と、前記第２方向において前記第５面と前記第８面の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第９面と、を有し、
    前記基板の前記第１表面と前記ケースの前記第８面との間隔は、前記基板の前記第１表面と前記ケースの前記第５面との間隔より大きく、
    前記第９面は、前記第５面と前記第８面とを接続するように前記第２方向に延びる曲面である、電子装置。
  11. 請求項７〜１０のうちのいずれか１項において、
    前記第５面は、前記ケースの前記第３長辺の中点を含む、電子装置。
  12. 請求項１において、
    前記ケースは、前記第２方向において前記第３長辺と前記第５長辺の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する複数の前記第５面、および複数の前記第５面の間に挟まれるように配置される第１０面を有し、
    前記基板の前記第１表面と前記ケースの前記第１０面との間隔は、前記基板の前記第１表面と前記ケースの複数の前記第５面のそれぞれとの間隔より大きい、電子装置。
  13. 請求項１２において、
    前記ケースは、前記第２方向において複数の前記第５面のうち、最も前記第６面に近い位置にある前記第５面と前記第６面の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第７面を有し、
    前記基板の前記第１表面と前記ケースの前記第７面との間隔は、前記基板の前記第１表面と前記ケースの前記第５面との間隔より大きい、電子装置。
  14. 請求項１２または１３において、
    前記第１０面は、前記ケースの前記第３長辺の中点を含む、電子装置。
  15. 請求項１２において、
    前記複数の半導体チップは、それぞれ、第３表面、および前記第３表面の反対側であり、かつ、前記第１パターンの前記第２表面に向かい合う第３裏面を有し、
    前記第３方向において、前記ケースの前記第１０面は、前記半導体チップの前記第３表面と前記第３裏面の間の高さに位置する、電子装置。
  16. 請求項１において、
    前記基板の前記第１裏面側から視た平面視において、前記第１孔の中心点と前記第２孔の中心点とを結ぶ第１仮想線は、前記基板の前記第１裏面の中心点を通る、電子装置。
  17. 請求項１において、
    前記基板の前記第１裏面側から視た平面視において、前記基板の前記第３短辺と前記ケースの前記第１面との間の隙間では、前記接着材の一部分が露出し、
    前記基板の前記第１表面と前記ケースの前記第６面との間隔は、前記接着材の一部分が露出する前記隙間の間隔より大きい、電子装置。
  18. 請求項１において、
    前記ケースは、前記第１方向において前記第４短辺と前記基板の前記第６短辺の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第８面を有し、
    前記基板の前記第１表面と前記ケースの前記第８面との間隔は、前記基板の前記第１表面と前記ケースの前記第５面との間隔より大きい、電子装置。
  19. 請求項１において、
    前記ケースは、前記第２方向において前記第４長辺と前記基板の前記第６長辺の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第１１面を有し、
    前記基板の前記第１表面と前記ケースの前記第６面との間隔は、前記基板の前記第１表面と前記ケースの前記第１１面との間隔より大きい、電子装置。
  20. 金属から成る第１パターンが形成された第１表面と、前記第１表面の反対側にあり、かつ、金属から成る第２パターンが形成された第１裏面、および前記第１表面と前記第１裏面の間に位置する複数の側面を有する基板と、
    前記第１パターンの第２表面上に搭載された複数の半導体チップと、
    前記基板の前記第１表面に、接着材を介して固定されたケースと、
    前記基板の前記第１表面と、前記複数の半導体チップを封止する封止材と、を備え、
    前記基板の前記第２パターンは、前記基板の前記第１裏面と同じ側を向く第２裏面を有し、
    前記基板の前記第１裏面側から視た平面視において、前記ケースは、第１方向に延びる第１長辺と、前記第１方向に延び、かつ、前記第１長辺の反対側に位置する第２長辺と、前記第１方向に延び、かつ、前記第１長辺と前記第２長辺の間に位置する第３長辺と、前記第１方向に延び、かつ、前記第３長辺と前記第２長辺の間に位置する第４長辺と、前記第１方向と交差する第２方向に沿って延びる第１短辺と、前記第２方向に延び、かつ、前記第１短辺の反対側に位置する第２短辺と、前記第２方向に延び、かつ、前記第１短辺と前記第２短辺の間に位置する第３短辺と、前記第２方向に延び、かつ、前記第３短辺と前記第２短辺の間に位置する第４短辺と、を有し、
    前記基板は、前記第１方向に延び、かつ、前記第１長辺と前記第３長辺の間に位置する第５長辺と、前記第５長辺に沿って延び、かつ、前記第２長辺と前記第４長辺の間に位置する第６長辺と、前記第２方向に沿って延び、かつ、前記第１短辺と前記第３短辺の間に位置する第５短辺と、前記第５短辺に沿って延び、かつ、前記第２短辺と前記第４短辺の間に位置する第６短辺と、を有し、
    前記ケースは、平面視において前記第１短辺と前記基板の前記第５短辺の間に位置する第１面と、前記基板の前記第１表面および前記第１裏面のうち一方から他方に向かう方向である第３方向において前記第１面の反対側にある第２面と、平面視において前記第２短辺と前記基板の前記第６短辺の間に位置する第３面と、前記第３方向において前記第３面の反対側にある第４面と、平面視において前記第３長辺と前記第５長辺の間に位置し、かつ、前記第３方向において前記基板の前記第１表面と前記接着材を介して対向する第５面と、平面視において前記第３短辺と前記第５短辺の間に位置し、かつ、前記第３方向において前記接着材を介して前記基板の前記第１表面と対向する第６面と、前記第６面と前記第１面に交差し、前記第６面と前記第１面に連なる第１側面を有し、
    前記第１方向において、前記第１短辺と前記第３短辺の間には、前記第１面または前記第２面のうち一方から他方に達する第１孔が形成され、
    前記第１方向において、前記第２短辺と前記第４短辺の間には、前記第３面または前記第４面のうち一方から他方に達する第２孔が形成され、
    前記第３方向において、前記ケースの前記第１側面と前記基板の複数の面のうちの第２側面は、互いに対向し、
    前記基板の前記第１表面から前記ケースの前記第６面までの高さは、前記基板の前記第１表面から前記ケースの前記第５面までの高さより大きい、電子装置。
JP2016213676A 2016-10-31 2016-10-31 電子装置 Active JP6673803B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2016213676A JP6673803B2 (ja) 2016-10-31 2016-10-31 電子装置
US15/721,904 US10050007B2 (en) 2016-10-31 2017-09-30 Electronic device
TW106135624A TW201834192A (zh) 2016-10-31 2017-10-18 電子裝置
EP17198191.3A EP3316291A1 (en) 2016-10-31 2017-10-25 Electronic device
CN201711025429.6A CN108022885A (zh) 2016-10-31 2017-10-27 电子装置
CN201721401780.6U CN207503955U (zh) 2016-10-31 2017-10-27 电子装置
US16/034,102 US10177110B2 (en) 2016-10-31 2018-07-12 Electronic device
HK18111530.4A HK1252139A1 (zh) 2016-10-31 2018-09-07 電子裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016213676A JP6673803B2 (ja) 2016-10-31 2016-10-31 電子装置

Publications (2)

Publication Number Publication Date
JP2018074047A true JP2018074047A (ja) 2018-05-10
JP6673803B2 JP6673803B2 (ja) 2020-03-25

Family

ID=60201334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016213676A Active JP6673803B2 (ja) 2016-10-31 2016-10-31 電子装置

Country Status (6)

Country Link
US (2) US10050007B2 (ja)
EP (1) EP3316291A1 (ja)
JP (1) JP6673803B2 (ja)
CN (2) CN207503955U (ja)
HK (1) HK1252139A1 (ja)
TW (1) TW201834192A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6673803B2 (ja) * 2016-10-31 2020-03-25 ルネサスエレクトロニクス株式会社 電子装置
US11107962B2 (en) * 2018-12-18 2021-08-31 Soulnano Limited UV LED array with power interconnect and heat sink
JP2022044549A (ja) * 2020-09-07 2022-03-17 ロバート ボッシュ （オーストラリア） ピーティーワイ リミテッド 整流素子のパッケージング方法および整流素子
US11678468B2 (en) * 2020-09-24 2023-06-13 Dana Tm4 Inc. High density power module
CN115101512B (zh) * 2022-06-16 2023-06-27 宁波芯健半导体有限公司 一种晶圆级mpw芯片封装结构及封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236667A (ja) * 1995-02-28 1996-09-13 Hitachi Ltd 半導体装置
JP2011187711A (ja) * 2010-03-09 2011-09-22 Sansha Electric Mfg Co Ltd パワー半導体モジュール
JP2015122453A (ja) * 2013-12-25 2015-07-02 ダイキン工業株式会社 パワーモジュール
CN104810328A (zh) * 2014-01-28 2015-07-29 台达电子企业管理（上海）有限公司 封装外壳及具有该封装外壳的功率模块

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5634621B2 (ja) * 2011-11-30 2014-12-03 三菱電機株式会社 半導体装置、及び車載用電力変換装置
JP6673803B2 (ja) * 2016-10-31 2020-03-25 ルネサスエレクトロニクス株式会社 電子装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236667A (ja) * 1995-02-28 1996-09-13 Hitachi Ltd 半導体装置
US5793106A (en) * 1995-02-28 1998-08-11 Hitachi, Ltd. Semiconductor device
JP2011187711A (ja) * 2010-03-09 2011-09-22 Sansha Electric Mfg Co Ltd パワー半導体モジュール
JP2015122453A (ja) * 2013-12-25 2015-07-02 ダイキン工業株式会社 パワーモジュール
CN104810328A (zh) * 2014-01-28 2015-07-29 台达电子企业管理（上海）有限公司 封装外壳及具有该封装外壳的功率模块
US20150216038A1 (en) * 2014-01-28 2015-07-30 Delta Electronics (Shanghai) Co., Ltd. Packaging shell and a power module having the same

Also Published As

Publication number Publication date
CN108022885A (zh) 2018-05-11
CN207503955U (zh) 2018-06-15
US10177110B2 (en) 2019-01-08
US20180122767A1 (en) 2018-05-03
JP6673803B2 (ja) 2020-03-25
TW201834192A (zh) 2018-09-16
HK1252139A1 (zh) 2019-05-17
US20180337158A1 (en) 2018-11-22
EP3316291A1 (en) 2018-05-02
US10050007B2 (en) 2018-08-14

Similar Documents

Publication Publication Date Title
US10177110B2 (en) Electronic device
US10236274B2 (en) Semiconductor device with metal patterns having convex and concave sides
US10056309B2 (en) Electronic device
US9666518B1 (en) Semiconductor device
TWI753996B (zh) 電子裝置
JP2018200953A (ja) 電子装置
JP6560407B2 (ja) 半導体装置
JP6574019B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200305

R150 Certificate of patent or registration of utility model

Ref document number: 6673803

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150