CN207398112U - 半导体结构 - Google Patents
半导体结构 Download PDFInfo
- Publication number
- CN207398112U CN207398112U CN201721470659.9U CN201721470659U CN207398112U CN 207398112 U CN207398112 U CN 207398112U CN 201721470659 U CN201721470659 U CN 201721470659U CN 207398112 U CN207398112 U CN 207398112U
- Authority
- CN
- China
- Prior art keywords
- layer
- metal layer
- groove
- layer metal
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 115
- 229910052751 metal Inorganic materials 0.000 claims abstract description 143
- 239000002184 metal Substances 0.000 claims abstract description 143
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 238000000151 deposition Methods 0.000 claims abstract description 48
- 230000008021 deposition Effects 0.000 claims abstract description 40
- 239000000463 material Substances 0.000 claims abstract description 28
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 12
- 239000004411 aluminium Substances 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 2
- 239000007792 gaseous phase Substances 0.000 claims 1
- 239000012071 phase Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 22
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 265
- 238000004062 sedimentation Methods 0.000 description 9
- 238000002360 preparation method Methods 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052774 Proactinium Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本实用新型提供一种应用于存储器的半导体结构，半导体结构包括：半导体衬底，所述半导体衬底内形成有沟槽；第一层金属层，覆盖于所述沟槽的底部及侧壁；及，第二层金属层，位于所述第一层金属层的外表面，且填满所述沟槽；所述第二层金属层的材料与所述第一层金属层的材料相同。本实用新型先采用化学气相沉积工艺于沟槽内沉积第一层金属层，之后再采用物理气相沉积工艺于沟槽内沉积材料相同的第二层金属层，在沟槽内填充的第一层金属层与第二层金属层内均不会产生孔洞，从而可以提高器件的性能，避免器件发生失效。
Description
技术领域
本实用新型属于半导体制备工艺技术领域，特别是涉及一种半导体结构。
背景技术
在现有半导体工艺中，使用物理气相沉积工艺(PVD)沉积铝膜等金属层是很多半导体工艺中必须的步骤。在现有的工艺中，一般是通过将晶圆置于真空反应室内加热至一定温度，采用物理气相沉积工艺沉积的一步工艺。
然而，随着器件小型化的不断深入，半导体结构的尺寸越来越小，尤其是当半导体产品的关键尺寸缩小到30nm以下时，致使填充沟槽及通孔的难度越来越大。在使用现有的沉积工艺进行高深宽比的沟槽10(譬如接触孔)进行金属层11(譬如铝层)填充时，很容易使得所述金属层11不能填满所述沟槽10(如图1所示，所述沟槽10内的所述金属层11内侧有间隙12)或在所述沟槽10内填充的所述金属层11中形成孔洞12，而如果所述金属层11不能填满所述沟槽10或填充于所述沟槽10内的所述金属层11中有所述孔洞12存在，必然会导致半导体器件性能的下降，甚至导致半导体器件的失效。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体结构，用于解决现有技术中采用现有沉积工艺对沟槽进行金属填充时会在填充的金属层内形成孔洞，从而导致半导体器件性能下降，甚至导致半导体器件失效的问题。
为实现上述目的及其他相关目的，本实用新型提供一种半导体结构制备方法，所述半导体结构的制备方法包括如下步骤：
1)提供一半导体衬底，所述半导体衬底内形成有沟槽；
2)采用化学气相沉积工艺于所述沟槽内及所述半导体衬底上表面沉积第一层金属层；及，
3)采用物理气相沉积工艺于所述第一层金属层上表面沉积第二层金属层，由所述第二层金属层填满所述沟槽，且所述第二层金属层的材料与所述第一层金属层的材料相同。
作为本实用新型的一种优选方案，步骤1)与步骤2)之间还包括步骤：将所述半导体衬底进行加热，以去除所述半导体衬底表面水汽。
作为本实用新型的一种优选方案，步骤1)与步骤2)之间还包括步骤：于所述半导体衬底的上表面、所述沟槽的底部及侧壁形成浸润层，步骤2)中，所述第一层金属层沉积于所述浸润层的外表面。
作为本实用新型的一种优选方案，所述浸润层采用溅射工艺于所述半导体衬底的上表面、所述沟槽的底部及侧壁沉积形成，所述浸润层的材质包括钛或氮化钛，其中，溅射工艺中的温度小于100℃。
作为本实用新型的一种优选方案，步骤2)及步骤3)中形成的所述第一层金属层及所述第二层金属层的材质均包括铝。
作为本实用新型的一种优选方案，步骤1)中，所述半导体衬底内所述沟槽的数量为多个，多个所述沟槽于所述半导体衬底内间隔排布。
作为本实用新型的一种优选方案，步骤1)中，所述沟槽的深宽比大于2。
作为本实用新型的一种优选方案，骤2)中，将所述半导体衬底置于真空度大于10- 8Pa的真空反应腔室内，于小于150℃的温度条件下采用化学气相沉积工艺沉积所述第一层金属层于所述沟槽内及所述半导体衬底上表面。
作为本实用新型的一种优选方案，所述第一层金属层的沉积温度介于25℃～150℃。
作为本实用新型的一种优选方案，所述第一层金属层的沉积厚度介于100埃～300埃，沉积时间为2分钟～5分钟。
作为本实用新型的一种优选方案，步骤3)之后还包括如下步骤：
4)将沉积有所述第一层金属层及所述第二层金属层的所述半导体衬底冷却至室温；及，
5)去除位于所述半导体衬底上表面的所述第一层金属层及所述第二层金属层。
作为本实用新型的一种优选方案，步骤3)中，将表面形成有所述第一层金属层的所述半导体衬底置于真空度大于10-8Pa的真空反应腔室内，于小于100℃的温度条件下采用物理气相沉积工艺沉积所述第二金属层于所述第一层金属层的外表面。
作为本实用新型的一种优选方案，所述第二层金属层的厚度介于为5700埃～5900埃，沉积时间小于3分钟。
本实用新型还提供一种半导体结构，所述半导体结构包括：
半导体衬底，所述半导体衬底内形成有沟槽；
第一层金属层，覆盖于所述沟槽的底部及侧壁；及，
第二层金属层，位于所述第一层金属层的外表面，且填满所述沟槽；所述第二层金属层的材料与所述第一层金属层的材料相同。
作为本实用新型的一种优选方案，所述沟槽的深宽比大于2。
作为本实用新型的一种优选方案，所述半导体结构还包括浸润层，所述浸润层位于所述沟槽内，以作为所述第一层金属层与所述半导体衬底之间的结合内衬。
作为本实用新型的一种优选方案，所述浸润层的材质包括钛和氮化钛的其中之一。
作为本实用新型的一种优选方案，所述第一层金属层为采用化学气相沉积工艺形成的铝层，所述第二层金属层为采用物理气相沉积工艺形成的铝层。
作为本实用新型的一种优选方案，所述半导体衬底的底部设有晶体管结构，所述晶体管结构具有栅结构，所述半导体结构还包括：
电容器结构，位于所述半导体衬底上；
其中，所述第一层金属层及所述第二层金属层均位于所述电容器结构与所述晶体管结构之间，所述第一层金属层及所述第二层金属层构成的组合结构分段隔离成多个节点接触，以电连接所述晶体管结构受到由所述栅结构开关启动的漏极区与所述电容器结构的下电极。
如上所述，本实用新型半导体结构，具有以下有益效果：本实用新型先采用化学气相沉积工艺于沟槽内沉积第一层金属层，之后再采用物理气相沉积工艺于沟槽内沉积材料相同的第二层金属层，由于化学气相沉积工艺的沉积速率远远低于物理气相沉积工艺的沉积速率，化学气相沉积工艺进行深孔沉积填充时第一层金属层不容易产生孔洞；待使用化学气相沉积工艺在沟槽内沉积一定厚度的第一层金属层后，沟槽深度已明显变小，此时再采用物理气相沉积工艺继续在沟槽内沉积第二层金属层，第二层金属层内也不会产生孔洞。本实用新型制备得到的半导体结构中，在沟槽内填充的金属层中不会存在孔洞，从而可以提高器件的性能，避免器件发生失效。
附图说明
图1显示为现有技术中填充沟槽时金属层未能填满沟槽的结构示意图。
图2显示为现有技术中填充沟槽时填充于沟槽内的金属层中有孔洞的结构示意图。
图3显示为本实用新型实施例一中提供的半导体结构的制备方法的流程图。
图4至图8显示为本实用新型实施例一中提供的半导体结构的制备方法中各步骤对应的结构示意图，其中，图8为本实用新型的半导体结构的一种结构示例。
图9显示为本实用新型实施例二中提供的半导体结构的一种结构示意图。
元件标号说明
10 沟槽
11 金属层
12 间隙
13 孔洞
20 半导体衬底
21 沟槽
22 浸润层
23 第一层金属层
24 第二层金属层
25 晶体管结构
251 栅结构
252 漏极区
26 电容器结构
261 下电极
S1～S3 步骤1)～步骤3)
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图3至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图3，本实用新型提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
1)提供一半导体衬底，所述半导体衬底内形成有沟槽；
2)采用化学气相沉积工艺于所述沟槽内及所述半导体衬底上表面沉积第一层金属层；及，
3)采用物理气相沉积工艺于所述第一层金属层上表面沉积第二层金属层，由所述第二层金属层填满所述沟槽，且所述第二层金属层的材料与所述第一层金属层的材料相同。
在步骤1)中，请参阅图3中的S1步骤及图4，提供一半导体衬底20，所述半导体衬底20内形成有沟槽21。
作为示例，所述半导体衬底20可以为本领域普通技术所熟悉的任意可以形成所述沟槽21且该所述沟槽21需要被填充的半导体结构，如半导体器件的层间介质层，可以形成所述沟槽21，其填充后形成电连接结构(譬如，导电栓)，以作为上下器件层的互连结构。所述半导体衬底20的材料可以为但不限于二氧化硅、氮化镓或蓝宝石等等。
作为示例，所述半导体衬底20内形成的所述沟槽21的数量可以为多个，多个所述沟槽21在所述半导体衬底20内间隔排布。多个所述沟槽21可以在所述半导体衬底20内等间距间隔排布，也可以非等间距排布。图4仅以所述半导体衬底20内形成有一个所述沟槽21作为示例，所述沟槽21的实际数量不以此为限。
作为示例，所述沟槽21的截面形状可以根据实际需要进行设定，优选地，本实施例中，所述沟槽21的截面形状可以为长方形、梯形、U型等任意可以实现填充的形状。
作为示例，所述沟槽21的深宽比可以根据实际需要进行设定，优选地，本实施例中，所述沟槽21的深宽比大于2。
作为示例，步骤1)之后还包括步骤：将所述半导体衬底20进行加热，以去除所述半导体衬底20表面的水汽。具体的，可以将所述半导体衬底20置于高挥发性物质处理(Degas)反应室进行加热，以去除所述半导体衬底20表面的水汽。
作为示例，如图5所示，去除所述半导体衬底20表面的水汽之后，还包括步骤：于所述半导体衬底20的上表面、所述沟槽21的底部及侧壁形成浸润层22。具体的，所述浸润层22可以采用物理气相沉积工艺(PVD)或化学气相沉积工艺(CVD)形成。优选地，本实施例中，采用溅射工艺于所述半导体衬底20的上表面、所述沟槽21的底部及侧壁沉积钛层或氮化钛层作为所述浸润层22，即所述浸润层22的材质包括钛或氮化钛，其中，溅射工艺中的温度小于100℃。
在步骤2)中，请参阅图3中的S2步骤及图6，采用化学气相沉积工艺于所述沟槽21内及所述半导体衬底20上表面沉积第一层金属层23。
作为示例，可以将所述半导体衬底20置于真空度大于10-8Pa的真空反应腔室内，于小于150℃的温度条件下采用化学气相沉积工艺沉积所第一层金属层23于所述沟槽21内及所述半导体衬底20上表面。优选地，本实施例中，所述第一层金属层23的沉积温度介于25℃～150℃。
需要说明的是，所述真空反应腔室内的真空度大于10-8Pa即指所述真空反应腔室内的压强应该至少小于10-8Pa。
作为示例，所述第一金属层23可以包括但不仅限于铝层，所述第一层金属层23可以为未掺杂的纯铝层，也可以为掺杂有一些改质元素的铝层。当然，在其他示例中，所述第一层金属层23还可以为铜层等其他金属层。
作为示例，所述第一金属层23的厚度可以根据实际需要进行设定，优选地，本实施例中，所述第一金属层23的厚度可以为但不仅限于100埃～300埃，于小于150℃的温度条件下采用化学气相沉积工艺于所述沟槽21内及所述半导体衬底20上表面沉积所述第一层金属层23的沉积时间可以为但不仅限于2分钟～5分钟。
需要说明的是，当所述半导体衬底20、所述沟槽21的底部及侧壁沉积形成有所述浸润层22时，所述第一层金属层23沉积于所述浸润层22的外表面。
在步骤3)中，请参阅图3中的S3步骤及图7，采用物理气相沉积工艺于所述第一层金属层23上表面沉积第二层金属层24，由所述第二层金属层24填满所述沟槽21，且所述第二层金属层24的材料与所述第一层金属层23的材料相同。
作为示例，将表面形成有所述第一层金属层23的所述半导体衬底20(即步骤2)得到的结构)置于真空度大于10-8Pa的真空反应腔室内，于小于100℃的温度条件下采用物理气相沉积工艺沉积所述第二层金属层24于所述第一层金属层23的外表面。
作为示例，于所述第一层金属层23上表面沉积的所述第二层金属层22的厚度可以根据实际需要进行设定，优选地，本实施例中，于所述第一层金属层23上表面沉积的所述第二层金属层22的厚度可以为5700埃～5900埃；沉积时间可以根据实际需要进行设定，优选地，沉积时间小于3分钟，更为优选地，本实施例中，沉积时间为1分钟～3分钟。
作为示例，步骤3)之后还包括如下步骤：
4)将沉积有所述第一层金属层23及所述第二层金属层24的所述半导体衬底20(即步骤3)得到的结构)冷却至室温；及
5)去除位于所述半导体衬底20上表面的所述第一层金属层23及所述第二层金属层24。
作为示例，步骤4)中，将沉积有所述第一层金属层23及所述第二层金属层24的所述半导体衬底20自所述真空反应腔室内取出后，可以采用自然冷却的方式冷却至室温，也可以风冷等其他降温方式强制冷却至室温。
作为示例，步骤)5中，可以采用但不仅限于化学机械研磨工艺(CMP)去除位于所述半导体衬底20上表面的所述第一层金属层23及所述第二层金属层24，使得保留的所述第一层金属层23及所述第二层金属层24均位于所述沟槽21内。最终得到的结构如图8所示，填充于所述沟槽21内的所述第一层金属层23及所述第二层金属层24的上表面与所述半导体衬底20的上表面相平齐。最终得到的结构中，填充于所述沟槽21内的所述第一层金属层23及所述第二层金属层24可以作为连接不同器件或不同导电金属层之间的导电栓。
需要说明的是，当所述半导体衬底20与所述第一层金属层23之间设有所述浸润层22时，步骤5)中在去除位于所述半导体衬底20上表面的所述第一层金属层23及所述第二层金属层24的同时，将位于所述半导体衬底20上表面的所述浸润层22也一并去除。
实施例二
请继续参阅图8，本实用新型还提供一种半导体结构，其中，所述半导体结构可以为采用实施例一中所述的半导体结构的制备方法制备而得到，所述半导体结构包括：半导体衬底20、第一层金属层23及第二层金属层24，所述半导体衬底20内形成有沟槽21；所述第一层金属层23覆盖于所述沟槽21的底部及侧壁；所述第二层金属层24位于所述第一层金属层23的外表面，且填满所述沟槽21；所述第二层金属层24的材料与所述第一层金属层23的材料相同。
作为示例，所述第一层金属层23为采用如实施例一中所述的化学气相沉积工艺形成的铝层，所述第二层金属层24为采用如实施例一中所述的物理气相沉积工艺形成的铝层。
作为示例，所述半导体衬底20可以为本领域普通技术所熟悉的任意可以形成所述沟槽21且该所述沟槽21需要被填充的半导体结构，如半导体器件的层间介质层，可以形成所述沟槽21，其填充后形成电连接结构(譬如，导电栓)，以作为上下器件层的互连结构。所述半导体衬底20的材料可以为但不限于二氧化硅、氮化镓或蓝宝石等等。
作为示例，所述半导体衬底20内形成的所述沟槽21的数量可以为多个，多个所述沟槽21在所述半导体衬底20内间隔排布。多个所述沟槽21可以在所述半导体衬底20内等间距间隔排布，也可以非等间距排布。图4仅以所述半导体衬底20内形成有一个所述沟槽21作为示例，所述沟槽21的实际数量不以此为限。
作为示例，所述沟槽21的截面形状可以根据实际需要进行设定，优选地，本实施例中，所述沟槽21的截面形状可以为长方形、梯形、U型等任意可以实现填充的形状。
作为示例，所述沟槽21的深宽比可以根据实际需要进行设定，优选地，本实施例中，所述沟槽21的深宽比小于或等于2。
作为示例，所述半导体结构还包括浸润层22，所述浸润层22位于所述沟槽21内，以作为所述第一层金属层23与所述半导体衬底20之间的结合内衬。
作为示例，所述浸润层22的材质可以包括钛或氮化钛。
作为示例，如图9所示，所述半导体衬底的底部设有晶体管结构25，所述晶体管结构25具有栅结构251，所述半导体结构还包括：电容器结构26，所述电容器结构26位于所述半导体衬底20上；其中，其中，所述第一层金属层23及所述第二层金属层24均位于所述电容器结构26与所述晶体管结构25之间，所述第一层金属层23及所述第二层金属层24构成的组合结构分段隔离成多个节点接触，以电连接所述晶体管结构25受到由所述栅结构251开关启动的漏极区252与所述电容器结构26的下电极261。
综上所述，本实用新型提供一种半导体结构，所述半导体结构的制备方法包括如下步骤：1)提供一半导体衬底，所述半导体衬底内形成有沟槽；2)采用化学气相沉积工艺于所述沟槽内及所述半导体衬底上表面沉积第一层金属层；及，3)采用物理气相沉积工艺于所述第一层金属层上表面沉积第二层金属层，由所述第二层金属层填满所述沟槽，且所述第二层金属层的材料与所述第一层金属层的材料相同。本实用新型先采用化学气相沉积工艺于沟槽内沉积第一层金属层，之后再采用物理气相沉积工艺于沟槽内沉积材料相同的第二层金属层，由于化学气相沉积工艺的沉积速率远远低于物理气相沉积工艺的沉积速率，化学气相沉积工艺进行深孔沉积填充时第一层金属层不容易产生孔洞；待使用化学气相沉积工艺在沟槽内沉积一定厚度的第一层金属层后，沟槽深度已明显变小，此时再采用物理气相沉积工艺继续在沟槽内沉积第二层金属层，第二层金属层内也不会产生孔洞。本实用新型制备得到的半导体结构中，在沟槽内填充的金属层中不会存在孔洞，从而可以提高器件的性能，避免器件发生失效。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
Claims (6)
1.一种半导体结构，其特征在于，所述半导体结构包括：
半导体衬底，所述半导体衬底内形成有沟槽；
第一层金属层，覆盖于所述沟槽的底部及侧壁；及，
第二层金属层，位于所述第一层金属层的外表面，且填满所述沟槽；所述第二层金属层的材料与所述第一层金属层的材料相同。
2.根据权利要求1所述的半导体结构，其特征在于，所述沟槽的深宽比大于2。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括浸润层，所述浸润层位于所述沟槽内，以作为所述第一层金属层与所述半导体衬底之间的接合内衬。
4.根据权利要求3所述的半导体结构，其特征在于，所述浸润层的材质包括钛和氮化钛的其中之一。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一层金属层为采用化学气相沉积工艺形成的铝层，所述第二层金属层为采用物理气相沉积工艺形成的铝层。
6.根据权利要求1至5中任一项所述的半导体结构，其特征在于，所述半导体衬底的底部设有晶体管结构，所述晶体管结构具有栅结构，所述半导体结构还包括：
电容器结构，位于所述半导体衬底上；
其中，所述第一层金属层及所述第二层金属层均位于所述电容器结构与所述晶体管结构之间，所述第一层金属层及所述第二层金属层构成的组合结构分段隔离成多个节点接触，以电连接所述晶体管结构受到由所述栅结构开关启动的漏级区与所述电容器结构的下电极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721470659.9U CN207398112U (zh) | 2017-11-07 | 2017-11-07 | 半导体结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721470659.9U CN207398112U (zh) | 2017-11-07 | 2017-11-07 | 半导体结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN207398112U true CN207398112U (zh) | 2018-05-22 |
Family
ID=62325149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201721470659.9U Active CN207398112U (zh) | 2017-11-07 | 2017-11-07 | 半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN207398112U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113611661A (zh) * | 2021-08-02 | 2021-11-05 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
-
2017
- 2017-11-07 CN CN201721470659.9U patent/CN207398112U/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113611661A (zh) * | 2021-08-02 | 2021-11-05 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113611661B (zh) * | 2021-08-02 | 2023-06-13 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI669407B (zh) | 用於線路中段（ｍｏｌ）應用之金屬有機鎢的形成方法 | |
| TWI818663B (zh) | 金屬-絕緣層-金屬電容結構與其形成方法 | |
| TWI803507B (zh) | 形成用於直通穿孔應用的阻障層之方法 | |
| CN101582390B (zh) | 集成电路结构的形成方法 | |
| KR101379564B1 (ko) | 리세스된 전극을 갖는 커패시터를 갖는 메모리 디바이스를 형성하는 방법 | |
| CN103839917A (zh) | Mim电容及其形成方法 | |
| US20150091172A1 (en) | Pore sealing techniques for porous low-k dielectric interconnect | |
| TW201606963A (zh) | 降低接觸電阻的半導體結構 | |
| KR102302524B1 (ko) | 기판 휨을 감소시키기 위한 트렌치 캐패시터 프로파일 | |
| CN107946233A (zh) | 半导体结构及其制备方法 | |
| CN105448814A (zh) | 半导体结构的形成方法 | |
| CN207398112U (zh) | 半导体结构 | |
| CN107742617A (zh) | 半导体结构及其制备方法 | |
| CN102412186A (zh) | 一种大尺寸通孔的制作方法 | |
| CN104752334B (zh) | 接触插塞的形成方法 | |
| CN105990095B (zh) | Mim电容器及其制备方法 | |
| CN103066014A (zh) | 一种铜/空气隙的制备方法 | |
| CN103915315B (zh) | Mim电容及其形成方法 | |
| CN207852644U (zh) | 半导体结构 | |
| Aichmayr et al. | Carbon/high-k trench capacitor for the 40nm DRAM generation | |
| CN104851835B (zh) | 金属互连结构及其形成方法 | |
| CN102054734A (zh) | 提高晶圆沟道填充能力的方法 | |
| CN112017967B (zh) | 背面金属化半导体结构及制备方法 | |
| CN104347507B (zh) | 半导体器件的形成方法 | |
| CN105719948A (zh) | 电容结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20181011 Address after: 230601 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Patentee after: Changxin Storage Technology Co., Ltd. Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Patentee before: Ever power integrated circuit Co Ltd |
|
| TR01 | Transfer of patent right |