CN204138341U - 硅衬底上的硅柱阵列 - Google Patents

硅衬底上的硅柱阵列 Download PDF

Info

Publication number
CN204138341U
CN204138341U CN201420171106.3U CN201420171106U CN204138341U CN 204138341 U CN204138341 U CN 204138341U CN 201420171106 U CN201420171106 U CN 201420171106U CN 204138341 U CN204138341 U CN 204138341U
Authority
CN
China
Prior art keywords
silicon
pyramid
substrate
post
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201420171106.3U
Other languages
English (en)
Inventor
崔波
里彭·库马尔·戴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Application granted granted Critical
Publication of CN204138341U publication Critical patent/CN204138341U/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00111—Tips, pillars, i.e. raised structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B1/00—Devices without movable or flexible elements, e.g. microcapillary devices
    • B81B1/006—Microdevices formed as a single homogeneous piece, i.e. wherein the mechanical function is obtained by the use of the device, e.g. cutters
    • B81B1/008—Microtips
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01Q—SCANNING-PROBE TECHNIQUES OR APPARATUS; APPLICATIONS OF SCANNING-PROBE TECHNIQUES, e.g. SCANNING PROBE MICROSCOPY [SPM]
    • G01Q60/00—Particular types of SPM [Scanning Probe Microscopy] or microscopes; Essential components thereof
    • G01Q60/24—AFM [Atomic Force Microscopy] or apparatus therefor, e.g. AFM probes
    • G01Q60/38—Probes, their manufacture, or their related instrumentation, e.g. holders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/12—STM or AFM microtips
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0361—Tips, pillars
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B81C2201/0132—Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/05—Temporary protection of devices or parts of the devices during manufacturing
    • B81C2201/053—Depositing a protective layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01Q—SCANNING-PROBE TECHNIQUES OR APPARATUS; APPLICATIONS OF SCANNING-PROBE TECHNIQUES, e.g. SCANNING PROBE MICROSCOPY [SPM]
    • G01Q70/00—General aspects of SPM probes, their manufacture or their related instrumentation, insofar as they are not specially adapted to a single SPM technique covered by group G01Q60/00
    • G01Q70/08—Probe characteristics
    • G01Q70/10—Shape or taper
    • G01Q70/12—Nanotube tips

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Radiology & Medical Imaging (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • General Health & Medical Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)

Abstract

本实用新型涉及一种硅衬底上的硅柱阵列，每个硅柱在衬底上一体成型，每个硅柱包括：与衬底相距的顶点，在衬底上一体成型的基座，和延伸于顶点和基座之间的柱体，所述柱体的横截面形状在其长度范围内相同，其中，该柱体的轴纵横比大于基座的纵横比。

Description

硅衬底上的硅柱阵列
技术领域
总体而言，本实用新型与纳米级结构制造的领域相关。具体而言，本实用新型涉及在晶圆上使用改进的制造方法制造的高纵横比的纳米级支柱阵列。 
背景技术
纳米级设备和结构的作用越来越重要。但有效制造这些结构很具挑战性。 
例如，目前是使用聚焦离子束(“FIB”)逐个“加工”针尖，从而制造出高纵横比的原子力显微镜(“AFM”)针尖(也俗称为“AFM探针”)。该方法具有通用性，不仅用于制造AFM探针。但是，由于每个探针都是单独制造，制造过程很缓慢，而且成本高昂。此外，还可通过在低纵横比基座(可能本身是一个低纵横比的探针)的顶点处附着或生长一个碳纳米管，从而制造出高纵横比的AFM探针。但是，要使一个碳纳米管以固定的方向和长度精确地附着或生长在所需的位置，难度非常大。而且，要规模化碳纳米管工艺，也非常有难度。 
AFM技术发展得越来越成熟，而且在先进研究和工业研发实验室中越来越频繁地使用。AFM探针属于消耗品。因此，需要更加一致地制造成本低廉的AFM探针。 
要获得所需的原子或分子级分辨率，AFM探针本身必须具有类似级别的厚度。AFM探针只是纳米级制品需求的一个示例。在这里，纳米级制品通常是指至少一个结构尺寸(如宽度、半径、厚度等)更适于以纳米测量(即一般为原子和分子级，且一般范围通常在1纳米到几百纳米之间)的制品。越来越多的产品在变得小型化，这需要以更高效和可重复的方式制造更多纳米级结构。 
这对提供更高效的纳米级结构和设备制造方法提出了很多挑战和制约因素(尤其是使用高效且可重复的方法制造具有高纵横比的柱状结构)。 
实用新型内容
本实用新型的目的是提供一种能够减轻或消除上述缺点中的至少一个 的形成于硅衬底上的硅柱阵列。 
本实用新型涉及纳米级结构的制造。在广义方面，本实用新型与纳米级结构制造的批量处理有关，具体而言，是在一硅衬底上形成的一个适于制造AFM探针、纵横比为5或更大的硅柱阵列。 
要同时或以批量处理的方式制造多个或阵列式的高纵横比柱状结构，该方法首先要在硅(Si)衬底上形成多个或阵列式的金字塔形突起。这些金字塔形突起可通过蚀刻一个平坦的硅衬底形成，从而产生侧壁与硅{111}晶面大致对齐的金字塔形突起。当然，可以使用不同的衬底材料，或将金字塔形突起进行锐化，因此这些侧壁也可比硅{111}晶面限定的更加陡峭。首先用一种或几种硬质材料涂覆金字塔形突起的顶部。要对这些金字塔形突起的顶部进行涂覆，使用两步法，即先用一种或几种硬质材料涂覆金字塔形突起，至少覆盖其顶点表面，然后去除金字塔侧壁的一种或几种硬质材料，使侧壁(而非顶部)裸露，稍后将进行解释。接下来蚀刻金字塔，将覆盖在金字塔顶点区域的硬质材料作为掩模，从而形成一个从顶点区域向下延伸的柱体，该柱体的横截面轮廓由顶部硬质材料掩模的形状决定。最后一步可将硬质材料掩模去除。 
本实用新型解决技术问题所采用的技术方案是：提供硅衬底上的硅柱阵列，所述硅柱阵列形成于衬底上，每个硅柱在所述衬底上单独形成，每个硅柱包括：与所述衬底相距的顶点，在所述衬底上一体成型的基座，和延伸于顶点和基座之间的柱体，柱体的横截面形状在其长度范围内相同，其中，所述柱体的轴纵横比大于所述基座的纵横比。 
所述柱体朝着顶点呈现锥形，或柱体的中部可比两端细。该柱体的纵横比至少为5，或至少为10。该阵列可以具有较高的密度，如阵列的密度为至少480个硅柱/100cm2。 
本实用新型的其它技术方案提供了上述方面的各种组合和子集。 
本实用新型的有益效果是：为进一步制造如AFM探针的纳米级制品或产品，仅需要首先以大致相同的方式在硅衬底上制造各个硅柱，这样制造出的硅柱更有可能具有相同的特性。此外，由于该制造过程的一部分是首先以批量处理的方法来形成此类阵列，而不是逐个形成单一硅柱，所以可使整个制造成本降低，并且可使整个制造过程更容易规模化和可重复化。 
附图说明
出于说明而非限制的目的，根据附图对本实用新型的前述方面和其它方面进行了详细说明，其中： 
图1所示为在其上形成金字塔形状突起阵列的硅衬底照片，以及一个 金字塔形突起的详图； 
图2所示为硅柱(由图1中的金字塔形突起制造产生)的扫描电子显微镜(“SEM”)照片； 
图3是对图2照片中所示硅柱进行说明的图表； 
图4A、4B、4C和4D对按照本实用新型的制造方法制造硅柱的步骤加以图示； 
图5A、5B和5C对涂覆金字塔形突起顶点区域的一种替代方法的步骤加以图示； 
图6A对使用本文所述方法制造的硅柱的锥形柱体加以图示，图6B对的硅柱柱体(中间部分较细)进行图示； 
图7是一个过程图，对在一个平坦的衬底上形成多个金字塔形结构，以便使用本文所述的批量处理方法制造硅柱阵列的步骤加以图示； 
图8对具有一个弯曲坝体，用于使用本文所述的制造方法制造纳米级侧壁或大量具有相似或不同形状侧壁的突起加以图示。 
具体实施方式
通过本实用新型的原理的一个或多个特定实施范例提供下方说明和其中描述的实施范例。这些示例用于解释而非限制这些原理和本实用新型。在下方说明中，说明书和附图中相同的部分用相同的附图标记标出。 
本实用新型与纳米级结构的制造方法和使用该改进方法制造的硅柱阵列有关。参阅图1，要在一个平晶圆上制造具有高纵横比柱体的硅柱阵列，首先在硅衬底102上形成具有金字塔形状的多个或阵列式的突起104。这些金字塔形突起104可通过蚀刻平坦的硅衬底形成，从而产生具有侧壁106的金字塔形突起。首先用一种或几种硬质材料涂覆金字塔形突起的顶部108。在这里，“硬质”的意思是该材料相对于衬底/金字塔材料(此处为硅)具有足够高的蚀刻速度选择性(如，至少1：10)，即，蚀刻掩模材料的速度比衬底材料要慢得多(在本例中要慢10倍)。后面将会知道，选择性是相对的，而且取决于将用于蚀刻工艺的气体、衬底材料和掩模材料。如果对衬底材料使用一种不同的材料，或使用一种不同的气体进行蚀刻，掩模的选择性也会不同。要对这些金字塔形突起的顶部进行涂覆，使用两步法，即用一种或几种硬质材料对金字塔形突起进行涂覆，至少覆盖其顶点，然后去除金字塔104侧壁106的一种或几种硬质材料，使侧壁裸露，但仍覆盖顶点108，稍后将进行解释。然后对金字塔进行蚀刻，将覆盖金字塔顶点区域的硬质材料作为掩模110，从而形成一个从顶点区域108向下延伸并在一个低纵横比基座114处结束的柱体112，形成一个柱，该柱体的横截面形 状由顶部硬质材料掩模110的形状决定，可在图2和图3中所示的照片中看到。最后一步可去除硬质材料掩模110。下面将对该过程进行详细说明。 
在以批量处理的方式制造多个或阵列式硅柱的过程中，首先在衬底102(其上面已形成多个或阵列式突起104)顶面形成多个掩模110。如图1所示，这些突起104具有金字塔形状。为方便起见，可在一个平坦衬底上通过蚀刻步骤形成这些金字塔形突起，后面将进行说明。但也可以使用任何其它合适的方法形成这些金字塔形突起。事实上，可使用其上已形成金字塔形突起阵列的任何衬底，通过本文所述的方法制造硅柱。若是硅衬底，这些金字塔形突起的侧壁一般会与硅晶面{111}对齐。因此，任何侧壁和金字塔对称轴之间的角度α通常在30-40°左右(理论值为35.3°)。一些市售的硅金字塔阵列可能对金字塔顶部进行了锐化，或使用更改的硅蚀刻工艺，使角度α可能小于30°。用于制造纳米级产品时，也可能使用不同的衬底材料，这也可能导致α角度不同。然而α一般至少约为15°。这是由于实际原因。具有高纵横比的探针针尖的α角度非常小。如果α角度已经很小，那么无需进行进一步加工，包括使用本文所述的制造方法进行加工。另一方面，当α角度接近90°时，“金字塔”会非常平坦。一般期望α角度在15-40°之间。 
可使用任何合适的方法在这些金字塔顶面上形成硬质掩模。本文详细说明了两种不同的方法。两种方法都是批量处理，即，同时对所有金字塔形突起使用该工艺，从而形成一批硬质掩模，而不是在每个金字塔形突起上逐个形成。根据形成硬质掩模110的一种方法，首先用一层硬质材料涂覆(以同时或批量处理的方式)阵列中的所有金字塔形突起104。涂覆的硬质材料可以是铬(Cr)、钛(Ti)、镍(Ni)、铜(Cu)或铝(Al)等金属，也可以是二氧化硅(SiO2)等非金属，然后将这些金字塔形突起侧壁106上涂覆的材料去除，从而留下仅覆盖这些金字塔形突起顶面108的硬质材料岛心区，形成硬质掩模。下面的一个示例中对此进行详述，参阅图4A至4D。 
在本例中，首先在硅衬底102上以蒸发镀膜的方式涂覆了一层很薄(～10nm)的Cr(图4A)。掩模层通常可通过物理气相沉积(特别是蒸发镀膜、溅射沉积、脉冲激光沉积等)、化学气相沉积甚至硅尖材料的热氧化(如，用于形成SiO2掩模)进行涂覆。根据使用的涂覆方法，该方法可以是定向也可以是不定向。一般来说，也会在金字塔104和金字塔之间衬底102的平面116上覆盖一层掩模118(图4B)。虽然一般掩模层会较好地覆盖每个金字塔，但只有顶点区域需要覆盖，稍后将进行解释。 
接下来，将金字塔侧壁106上涂覆的Cr去除，使侧壁(而非金字塔结构的顶点区域)裸露(图4C)。使用Ar气体通过反应离子蚀刻(“RIE”) 进行去除。仅去除涂覆在侧壁106上的Cr。使用惰性气体(如Ar)的RIE工艺只使用物理轰击，化学反应微不足道或没有化学反应；换言之，物理过程很重要，而且在这种情况下，超过了化学反应过程。这通过使用惰性气体(如Ar)并适当调整Ar离子的入射能量来实现。Ar离子以总体向下的方向朝向衬底加速，如图4C中所示，即，沿着与金字塔结构对称轴成10°以内的方向。因此，Ar离子流和侧壁106表面的入射角度θ，即离子流的方向和侧壁的法线方向之间的角度，通常为(90–α)度。本领域技术人员知道，用Ar气溅射的产额随着入射角度的不同而不同。产额峰值为60-70°之间，比正常入射角(即零度)的产额大2-3倍。由于溅射产额与角度有关，涂覆在侧壁上的Cr比涂覆在顶点上的Cr更容易去除，因为顶点处入射Cr流的入射角大致为零。此外，侧壁上的涂层也更薄，因此也更容易去除。在本例中，用于角度相关的Cr蚀刻的RIE使用以下方法： 
Ar：10sccm，P：7mT，RF：300w，4分钟 
在这里，“sccm”表示标准立方厘米/分钟，“mT”表示毫乇。在本例中，用Ar气进行的Cr蚀刻速度为约2纳米/分钟。适当选择蚀刻时间(在本例中，为几分钟)，从而和该蚀刻速度相匹配，金字塔侧壁上的Cr涂层完全被去除，同时留下了覆盖顶点108的Cr涂层岛心区，从而在顶点108上形成了掩模110。 
虽然这里描述的是用Ar气进行的RIE蚀刻，但也可以采用任何合适的方法去除侧壁Cr涂层，使侧壁裸露，而留下覆盖顶点的岛心层。例如，为了去除侧壁上的掩模层，除了本文说明的RIE或ICP-RIE方法，也可以使用离子蚀刻(纯物理溅射工艺，使用惰性气体，如Ar)或化学辅助离子束蚀刻(“CAIBE”，在Ar中添加反应气体，如Cl2)。与在压力为1-100mTorr的气体环境中使用的RIE或ICP-RIE方法相比，离子蚀刻和CAIBE通常在接近真空(即，远低于mTorr压力)的环境中使用。对于RIE，应选择能够蚀刻掩模的气体作为反应气体。例如，蚀刻Al时可使用Cl2或BCl3，蚀刻Cr时可使用Cl2/O2。可将ICP功率添加到RF功率中(在一个ICP-RIE过程中)，以增加蚀刻速度。 
参阅图5A至图5C，描述了一种使用硬质掩模材料涂覆顶点108的不同方法。按照该方法，使用多个涂层材料涂覆金字塔结构。第一步，用第一涂层材料210(如Cr)涂覆金字塔结构的一侧。选择第一涂层材料时，应以其对衬底材料(本例中为硅)的高选择性为原则。要仅从一个方向涂覆第一涂层材料(可以是一个或几个侧壁)，对衬底采用在高真空中蒸发镀膜，使沉积大体按照直线式的方式。真空程度只要能足以允许进行直线式沉积即可。在这种真空中，通过倾斜衬底(即，改变涂覆角度)，Cr涂层就 能大部分覆盖暴露于Cr涂层流的一个或几个侧面。以同样方式，用第二涂层材料212涂覆面向大致相反方向的剩余一侧(或几侧)，覆盖金字塔其余未被覆盖的部分。正如将要理解的，金字塔的顶部(即顶点)被涂覆了两次，在底部用第一涂层材料(即Cr)，在顶部用第二涂层材料(即Ti)。另一方面，侧壁通常只有一层涂层材料，Cr或Ti，而不是二者都有。 
接下来，去除在侧壁上涂覆的材料，使侧壁裸露。选择第二涂层材料通过蚀刻将侧壁的第一涂层材料去除，以使下面的一个(或几个)侧壁露出时，顶点上涂覆的材料仍保持足够厚度。这可通过例如选择具有更高选择性的第二涂层材料，涂覆一层更厚的第二材料，或二者兼用的方式实现，或适当选择蚀刻时间，从而在去除侧壁的第一涂层材料时，使第一涂层材料覆盖的侧壁裸露。而由于受到第二涂层材料的保护，顶点上仍保留一层或几层涂层材料，即使第二涂层材料可能被部分或全部去除。在本例中，涂覆了一层比Cr层更厚的Ti层。因此，侧壁上Cr的去除可以更彻底，同时顶点上仍保留裸露的Ti层。因此，由Ti涂层保护的Cr涂层部分214，即Ti层212下面顶点上的Cr部分214得到了保护(图4B)。接下来，将Ti涂层212去除，使Ti涂层覆盖的侧壁剩余部分裸露。可使用干法刻蚀去除，方式与去除侧壁上Cr的方式类似，或使用湿法刻蚀去除。从侧壁上去除涂层材料，使侧壁裸露后，各金字塔结构的顶点仍被至少一层Cr 214涂覆。 
在这里，选择一对硬质掩模材料时，可寻找一种等离子体蚀刻方法，使蚀刻第一材料(在金字塔顶点的第二材料下方且由其保护)的速度远快于第二材料(如果第一材料的层厚度小于第二材料，则该要求可放宽)，且可在不损伤第一材料的情况下去除第二材料(如，使用等离子体蚀刻或湿法化学蚀刻)。第一材料也必须是对于衬底材料(如硅)的良好掩模材料。例如，可适用的材料对包括Cr/Ti和Al/Si。 
在硬质掩模110、214以适当方式在金字塔顶部形成后，金字塔形结构(现在每个金字塔结构的顶点上都形成了一个硬质掩模)被同时蚀刻(或至少在一个批量处理中，而不是逐个进行)，形成高纵横比的柱(图4D)。对于硅衬底，从氟基气体产生的等离子体(如SF6/C4F8等离子体等)是用于蚀刻硅的常用选择。或者也可以使用氯基或溴基气体(如Cl2、BCl3或Br2)蚀刻硅。例如，在一个反应离子蚀刻(“RIE”)系统中，等离子体蚀刻可轻松进行硅蚀刻。可使用电感耦合等离子体(“ICP”)。因此也可使用ICP-RIE方法以各向异性的方式蚀刻硅，形成几乎垂直、具有极高纵横比的侧壁。从而使Cr掩模正下方产生硅柱或柱体，其长度范围内的横截面形状主要由Cr掩模决定，或甚至与Cr掩模的形状大致相同。在一个示例中，用10mT、 1200W ICP和20W RIE功率的C4F8(38sccm)和SF6(22sccm)气体在一个ICP-RIE系统中蚀刻涂覆的金字塔0.5分钟，产生高纵横比的硅柱结构。这提供了大约400纳米/分钟的蚀刻速度。在这一蚀刻速度和蚀刻时间下，在金字塔基座上形成了一个具有高纵横比、半径8纳米以下和针尖高度约200纳米的纳米探针。这在一个纵横比低得多的金字塔基座的顶部产生了一个纵横比至少为200nm/16nm≥10的柱或柱体。因此，用硅衬底一体和整体形成的一个柱，由一个低纵横比的金字塔基座将一个高纵横比柱体连接到硅衬底。正如可以理解的，可通过控制蚀刻速度和蚀刻时间来选择柱体或柱的高度。因此，也可通过控制蚀刻速度和蚀刻时间选择柱或柱体的纵横比。 
这种高纵横比的针尖是通过硬质掩模(即，Cr涂层)实现的，硬质掩模在SF6/C4F8等离子体方面提供了非常高的选择性。由于具有高选择性，这层很薄的Cr涂层(在本例中，由于之前的蚀刻去除了侧壁覆盖，因此其厚度低于10nm)足以保护顶点不受硅蚀刻的破坏，同时使金字塔结构的倾斜侧壁被SF6/C4F8等离子体蚀刻掉。其中，留在金字塔顶部的掩模的尺寸直接影响硅蚀刻步骤中形成的硅柱或柱体的尺寸或直径。另一方面，掩模的厚度和掩模材料的选择性决定了所形成的探针硅柱或柱体的最大可能高度。例如，要制造一个具有更长柱体的AFM探针(如，在本例中长度在200nm以上)，将需要一个具有更长柱体的柱，这将需要一种具有比上例中选择性更高的掩模材料或更厚的掩模，或二者兼有。 
当然，本领域技术人员会理解，如果最初的涂层较厚(如：厚度超过10nm)，那么从侧壁上去除Cr涂层的时间更长，反之亦然。这也会导致掩模的尺寸不同(即，留在金字塔顶部的Cr岛心区的尺寸)。此外，溅射产额曲线取决于金属(此处为Cr)和气体(此处为Ar)。因此，适当选择最初厚度将需要考虑产额曲线、入射角度θ和所制造探针的高度和最终直径，从而在去除侧壁涂层，使侧壁裸露后，仍留下具有足够厚度和尺寸的掩模于顶部。研究发现，对于Cr，10nm的Cr涂层厚度适合形成直径约15nm的硅柱。 
图2显示了使用该工艺制造的高纵横比硅柱的SEM显微照片的例子。在一个例子中，首先在一个具有380个金字塔形突起的4英寸(10.16cm)晶圆上形成380个这种硅柱的阵列，即，密度至少为约380个柱/78cm2(约π×52cm2)，或至少480个柱/100cm2。 
柱的柱体112可朝向针尖(即，顶点区域)呈锥形，如图6A中所示。为了获得更好的力学性能，侧壁角度β(即侧壁和柱体的纵轴之间的角度)可选择为3-5°。这可通过改变硅蚀刻方法来实现，比如通过平衡SF6化学 蚀刻和C4F8钝化。相同地，也可改变硅蚀刻方法，制造出柱体中间部分比两端细的探针，如图6B中所示。 
在硅蚀刻步骤后，根据掩模的厚度、掩模材料的选择性和所蚀刻的柱高度，某些掩模材料可能仍留在蚀刻出的柱的顶部，从而提供一个类似柱的结构，该结构在柱或柱体的顶部有一个掩模材料罩，柱或柱体在罩和低纵横比基座之间延伸。该罩可用湿法蚀刻工艺去除(若需要)。 
如前所述，具有金字塔形突起阵列的合适材料(如硅)的任何衬底均可用于制造柱或其它形状结构的阵列，包括市售的衬底。当然，也可用一个平衬底制造出该衬底。图7展示了这种衬底(上面有在平衬底形成的突起阵列)制造方法的主要步骤。 
根据该方法，用溶剂清洗氧化物厚度约为180nm的硅晶圆{100}，然后旋涂一层厚度约为300nm的聚苯乙烯(“PS”)。该聚苯乙烯是具有两种不同分子量的混合物，用于在硅上制造相当于550kg/mol(广泛分布)的聚苯乙烯。接下来是电子束曝光和显影步骤，在20KeV、0.306nA束流下将方阵列暴光在PS/SiO2上。用四氢呋喃显影1分钟后，使用PS作为蚀刻掩模，用CHF3气体通过干法蚀刻SiO2和Si，将图案转移到SiO2层。在氧等离子体RIE清除任何可能的氟碳聚合物后，在约50C的温度下进行KOH(20w/V％)湿法各向异性蚀刻11分钟，从而在平硅片上制造金字塔结构。在硅结构上形成金字塔结构后，可使用BHF去除SiO2。 
正如将要理解的，上述示例中的这些突起之所以都有相似的规则形状，是因为所需的最终产品是柱阵列(即，适合制造具有相同高纵横比柱体的AFM探针的柱阵列)。因此，在硅衬底上形成了拥有相似形状和尺寸的各个突起。这些突起可以是任何其它形状。例如，可以在一个衬底上形成一个或多个突起。在衬底上形成多个突起时，每个突起可根据需要或设计要求具有相似或不同的形状和尺寸。例如，图8所示为一个具有带倾斜侧表面312的弯曲坝体310形状的突起。衬底为弯曲坝体提供了一个基座。该弯曲坝体可作为制造弯曲(大体垂直)墙壁的基座。要制造弯曲(大体垂直)的墙壁，用硬质掩模材料(如Cr)涂覆弯曲坝体的顶部或上部表面，从而限定最后制造出的纳米级结构的形状。可通过用一层薄的Cr对整个弯曲坝体310进行第一次蒸发镀膜，形成坚硬掩模，然后以和去除金字塔侧壁Cr相同的方式去除弯曲坝体310的倾斜侧表面312上的Cr，如与制造硅柱阵列相关的内容中所述。在形成一个适合的硬质掩模后，用硅蚀刻顶部掩模的弯曲坝体，形成大体垂直的壁，从弯曲坝体顶部的硬质掩模向下延伸向基座表面316。如将要理解的，这些垂直墙壁可略微倾斜，不是完全垂直。例如，该垂直墙壁可具有一个较小的侧壁角度β，以和形成锥形柱相 似的方式形成。垂直墙壁也可凹陷，即，顶部下方的部分比顶部或朝向底部的厚度薄。此外，如果弯曲坝体要采取其它形状，且掩模根据弯曲坝体顶部形成，所产生的墙壁将按照在弯曲坝体顶部形成的掩模的形状。因此，可使用本文所述方法制造具有更复杂形状的壁，或具有更复杂形状的微/纳米结构。 
现在对本实用新型的各种实施范例进行了详细说明。本领域技术人员将理解，可在不偏离本实用新型范围(由所附的权利要求书限定)的情况下，对实施方案进行各种修改、改变和变化。对权利要求范围的解释应从整体解释且符合与说明一致的最宽范围，并不限于示例或详细说明中的实施范例。

Claims (6)

1.硅衬底上的硅柱阵列，其特征在于，所述硅柱阵列形成于衬底上，，每个硅柱在所述衬底上单独形成，每个硅柱包括：与所述衬底相距的顶点，在所述衬底上一体成型的基座，和延伸于顶点和基座之间的柱体，柱体的横截面形状在其长度范围内相同，其中，所述柱体的轴纵横比大于所述基座的纵横比。 
2.根据权利要求1的硅衬底上的硅柱阵列，其特征在于，所述柱体朝着顶点呈现锥形。 
3.根据权利要求1的硅衬底上的硅柱阵列，其特征在于，所述柱体的中间部分比两端细。 
4.根据权利要求1的硅衬底上的硅柱阵列，其特征在于，所述柱体的纵横比至少为5。 
5.根据权利要求4的硅衬底上的硅柱阵列，其特征在于，所述柱体的纵横比至少为10。 
6.根据权利要求1的硅衬底上的硅柱阵列，其特征在于，所述阵列的密度为至少480个硅柱/100cm2。  
CN201420171106.3U 2013-04-18 2014-04-09 硅衬底上的硅柱阵列 Expired - Fee Related CN204138341U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361854110P 2013-04-18 2013-04-18
US61/854,110 2013-04-18

Publications (1)

Publication Number Publication Date
CN204138341U true CN204138341U (zh) 2015-02-04

Family

ID=51730635

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201420171106.3U Expired - Fee Related CN204138341U (zh) 2013-04-18 2014-04-09 硅衬底上的硅柱阵列
CN201480021763.2A Active CN105189821B (zh) 2013-04-18 2014-04-09 纳米级结构的制造方法及使用该方法制造的纳米级结构

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201480021763.2A Active CN105189821B (zh) 2013-04-18 2014-04-09 纳米级结构的制造方法及使用该方法制造的纳米级结构

Country Status (4)

Country Link
US (1) US9522821B2 (zh)
CN (2) CN204138341U (zh)
CA (1) CA2938783A1 (zh)
WO (1) WO2014169383A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105189821A (zh) * 2013-04-18 2015-12-23 崔波 纳米级结构的制造方法及使用该方法制造的纳米级结构

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104370269A (zh) * 2014-11-14 2015-02-25 浙江大学 一种纳米柱阵列的制备方法
US9576894B2 (en) * 2015-06-03 2017-02-21 GlobalFoundries, Inc. Integrated circuits including organic interlayer dielectric layers and methods for fabricating the same
EP3153463B1 (en) 2015-10-08 2018-06-13 IMEC vzw Method for producing a pillar structure in a semiconductor layer
US10545258B2 (en) * 2016-03-24 2020-01-28 Schlumberger Technology Corporation Charged particle emitter assembly for radiation generator
CN106645809A (zh) * 2016-10-14 2017-05-10 厦门大学 一种双重包覆壳层隔绝针尖的制备方法
CN207396531U (zh) * 2017-01-31 2018-05-22 杭州探真纳米科技有限公司 一种悬臂末端纳米探针
CN108383078B (zh) * 2018-02-28 2019-04-30 清华大学 硅针阵列的制备方法
CN110668393B (zh) * 2018-07-02 2023-01-17 北京北方华创微电子装备有限公司 基片的刻蚀方法
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
CN109507454A (zh) * 2018-11-07 2019-03-22 中北大学 一种测量晶面作用力原子力显微镜针尖的制备方法
DE102018221778A1 (de) * 2018-12-14 2020-06-18 Carl Zeiss Smt Gmbh Sonde, sowie Verfahren, Vorrichtung und Computerprogramm zur Herstellung einer Sonde für Rastersondenmikroskope
CN112158794B (zh) * 2020-09-04 2024-03-22 杭州探真纳米科技有限公司 一种采用等离子体刻蚀制备原子力显微镜探针阶梯型基底的方法
EP4379397A1 (en) * 2022-11-30 2024-06-05 Imec VZW A method for producing a substrate comprising multiple tips for scanning probe microscopy

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4968585A (en) 1989-06-20 1990-11-06 The Board Of Trustees Of The Leland Stanford Jr. University Microfabricated cantilever stylus with integrated conical tip
DE68903950T2 (de) 1989-08-16 1993-07-01 Ibm Verfahren fuer die herstellung ultrafeiner siliziumspitzen fuer afm/stm-profilometrie.
US5611942A (en) * 1995-03-02 1997-03-18 Kabushiki Kaisha Toshiba Method for producing tips for atomic force microscopes
JP3290378B2 (ja) * 1996-06-13 2002-06-10 インターナショナル・ビジネス・マシーンズ・コーポレーション Ａｆｍ／ｓｔｍ形状測定のためのマイクロメカニカル・センサ
US6743211B1 (en) * 1999-11-23 2004-06-01 Georgia Tech Research Corporation Devices and methods for enhanced microneedle penetration of biological barriers
US7847207B1 (en) 2000-03-17 2010-12-07 University Of Central Florida Research Foundation, Inc. Method and system to attach carbon nanotube probe to scanning probe microscopy tips
JP2002179418A (ja) 2000-12-13 2002-06-26 Tohoku Techno Arch Co Ltd カーボン・ナノチューブ作成方法
US7022541B1 (en) 2001-11-19 2006-04-04 The Board Of Trustees Of The Leland Stanford Junior University Patterned growth of single-walled carbon nanotubes from elevated wafer structures
JP3873911B2 (ja) 2003-03-06 2007-01-31 トヨタ自動車株式会社 走査プローブ顕微鏡用探針の製造方法、検査方法、使用方法
JP2005064500A (ja) * 2003-08-14 2005-03-10 Samsung Electronics Co Ltd マルチ構造のシリコンフィンおよび製造方法
WO2005024390A1 (ja) 2003-09-03 2005-03-17 Hitachi Kenki Fine Tech Co., Ltd プローブの製造方法、プローブおよび走査型プローブ顕微鏡
CN101072986A (zh) * 2004-04-15 2007-11-14 加州理工学院 微机械与纳机械器件中的金属薄膜压阻传感及其在自感测spm探针中的应用
US7370515B2 (en) * 2004-06-21 2008-05-13 Veeco Instruments Inc. Probes for use in scanning probe microscopes and methods of fabricating such probes
KR100679619B1 (ko) 2004-07-29 2007-02-06 한국표준과학연구원 이온빔을 이용한 ｓｐｍ 나노니들 탐침과 ｃｄ-ｓｐｍ나노니들 탐침의 제조 방법 및 그러한 방법에 의해제조되는 ｓｐｍ 나노니들 탐침과 ｃｄ-ｓｐｍ 나노니들탐침
WO2006041691A2 (en) 2004-10-06 2006-04-20 The Regents Of The University Of California Improved nanotube-based nanoprobe structure and method for making the same
JP2008066516A (ja) * 2006-09-07 2008-03-21 Elpida Memory Inc 半導体装置及びその製造方法
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
WO2009086534A1 (en) 2007-12-28 2009-07-09 Veeco Instruments Inc. Method of fabricating a probe device for a metrology instrument and probe device produced thereby
US9330910B2 (en) * 2010-11-01 2016-05-03 The Board Of Trustees Of The University Of Illinois Method of forming an array of nanostructures
US8685858B2 (en) * 2011-08-30 2014-04-01 International Business Machines Corporation Formation of metal nanospheres and microspheres
US9287385B2 (en) * 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
CN102435785B (zh) * 2011-11-18 2014-03-12 中国科学院苏州纳米技术与纳米仿生研究所 一种倾斜式超大高宽比afm探针及其制备方法
US8354320B1 (en) * 2012-02-09 2013-01-15 Globalfoundries Inc. Methods of controlling fin height of FinFET devices by performing a directional deposition process
US8546891B2 (en) * 2012-02-29 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
JP6267910B2 (ja) * 2012-10-05 2018-01-24 株式会社半導体エネルギー研究所 リチウムイオン二次電池用負極の製造方法
WO2014066379A1 (en) * 2012-10-26 2014-05-01 Glo Ab Nanowire sized opto-electronic structure and method for modifying selected portions of same
EP2912698B1 (en) * 2012-10-26 2018-04-04 Glo Ab Nanowire sized opto-electronic structure and method for modifying selected portions of same
US9306069B2 (en) * 2013-09-11 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of fin field effect transistor
CN204138341U (zh) * 2013-04-18 2015-02-04 崔波 硅衬底上的硅柱阵列
CN104124157B (zh) * 2013-04-23 2016-12-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9017526B2 (en) * 2013-07-08 2015-04-28 Lam Research Corporation Ion beam etching system
US20160218012A1 (en) * 2013-10-22 2016-07-28 Hitachi Kokusai Electric Inc. Method of forming fine pattern, method of manufacturing semiconductor device, substrate processing apparatus and recording medium
KR102170856B1 (ko) * 2014-02-19 2020-10-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
WO2016023010A1 (en) * 2014-08-08 2016-02-11 Quantum-Si Incorporated Optical system and assay chip for probing, detecting, and analyzing molecules
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105189821A (zh) * 2013-04-18 2015-12-23 崔波 纳米级结构的制造方法及使用该方法制造的纳米级结构
CN105189821B (zh) * 2013-04-18 2018-01-26 崔波 纳米级结构的制造方法及使用该方法制造的纳米级结构

Also Published As

Publication number Publication date
CA2938783A1 (en) 2014-10-23
US9522821B2 (en) 2016-12-20
CN105189821A (zh) 2015-12-23
US20160068384A1 (en) 2016-03-10
WO2014169383A1 (en) 2014-10-23
CN105189821B (zh) 2018-01-26

Similar Documents

Publication Publication Date Title
CN204138341U (zh) 硅衬底上的硅柱阵列
US9390936B2 (en) Methods for fabricating high aspect ratio probes and deforming high aspect ratio nanopillars and micropillars
US9139914B2 (en) Three-dimensional copper nanostructure and fabrication method thereof
US9469526B2 (en) Method for the production of conical nanostructures on substrate surfaces
Seeger et al. Fabrication of silicon cones and pillars using rough metal films as plasma etching masks
US8318604B2 (en) Substrate comprising a nanometer-scale projection array
US8557612B2 (en) Method for fabricating micro and nanostructures in a material
Choi et al. Fabrication of SiC nanopillars by inductively coupled SF6/O2 plasma etching
TWI453162B (zh) 三維奈米結構陣列
WO2005093775A1 (ja) 炭素系材料突起の形成方法及び炭素系材料突起
WO2012109572A1 (en) Technique for etching monolayer and multilayer materials
US10782313B2 (en) Method of fabricating nano-scale structures on the edge and nano-scale structures fabricated on the edge using the method
US11592462B2 (en) Diamond probe hosting an atomic sized defect
TWI504556B (zh) 三維奈米結構陣列的製備方法
US20160018579A1 (en) Polarizer based on a nanowire grid
CN106610439B (zh) 倾斜式硅针尖及其制作方法
US8703276B2 (en) Apparatus, system, and method for DNA shadow nanolithography
Ovchinnikov et al. Silicon nanopillars formed by reactive ion etching using a self-organized gold mask
CN106904571B (zh) 一种纳米尺度缝隙的制备方法
Wang et al. High aspect ratio sharp nanotip for nanocantilever integration at CMOS compatible temperature
US9329203B1 (en) Ultra-sharp nanoprobes and methods
Herrmann et al. Single-Mask Fabrication of Sharp SiOx nanocones (2023)
CN111675191B (zh) 制备高度上连续可调的三维纳米结构的方法
Samaan Fabrication of High-Performance Probes for Atomic Force Microscope (AFM)
Yan Silicon dry etching using fluorine-based gas for nanoscale cone and grating structure fabrication

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150204

CF01 Termination of patent right due to non-payment of annual fee