CN105189821A - 纳米级结构的制造方法及使用该方法制造的纳米级结构 - Google Patents

纳米级结构的制造方法及使用该方法制造的纳米级结构 Download PDF

Info

Publication number
CN105189821A
CN105189821A CN201480021763.2A CN201480021763A CN105189821A CN 105189821 A CN105189821 A CN 105189821A CN 201480021763 A CN201480021763 A CN 201480021763A CN 105189821 A CN105189821 A CN 105189821A
Authority
CN
China
Prior art keywords
mask material
sidewall
projection
etching
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480021763.2A
Other languages
English (en)
Other versions
CN105189821B (zh
Inventor
崔波
里彭·库马尔·戴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cui Bo
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of CN105189821A publication Critical patent/CN105189821A/zh
Application granted granted Critical
Publication of CN105189821B publication Critical patent/CN105189821B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00111Tips, pillars, i.e. raised structures
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B1/00Devices without movable or flexible elements, e.g. microcapillary devices
    • B81B1/006Microdevices formed as a single homogeneous piece, i.e. wherein the mechanical function is obtained by the use of the device, e.g. cutters
    • B81B1/008Microtips
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01QSCANNING-PROBE TECHNIQUES OR APPARATUS; APPLICATIONS OF SCANNING-PROBE TECHNIQUES, e.g. SCANNING PROBE MICROSCOPY [SPM]
    • G01Q60/00Particular types of SPM [Scanning Probe Microscopy] or microscopes; Essential components thereof
    • G01Q60/24AFM [Atomic Force Microscopy] or apparatus therefor, e.g. AFM probes
    • G01Q60/38Probes, their manufacture, or their related instrumentation, e.g. holders
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00Specific applications of microelectromechanical systems
    • B81B2201/12STM or AFM microtips
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00Basic microelectromechanical structures
    • B81B2203/03Static structures
    • B81B2203/0361Tips, pillars
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/01Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128Processes for removing material
    • B81C2201/013Etching
    • B81C2201/0132Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/05Temporary protection of devices or parts of the devices during manufacturing
    • B81C2201/053Depositing a protective layers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00Nanotechnology for materials or surface science, e.g. nanocomposites
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01QSCANNING-PROBE TECHNIQUES OR APPARATUS; APPLICATIONS OF SCANNING-PROBE TECHNIQUES, e.g. SCANNING PROBE MICROSCOPY [SPM]
    • G01Q70/00General aspects of SPM probes, their manufacture or their related instrumentation, insofar as they are not specially adapted to a single SPM technique covered by group G01Q60/00
    • G01Q70/08Probe characteristics
    • G01Q70/10Shape or taper
    • G01Q70/12Nanotube tips

Abstract

本发明提供了一种批量生产纳米级结构(如高纵横比的硅柱阵列)的方法。本发明还涉及使用改进的制造方法制造高纵横比硅柱阵列。硅柱阵列由低纵横比的金字塔形结构阵列制造而成。以批量处理的方式在各个金字塔形结构顶部形成硬质材料掩模(如金属掩模)。随后对金字塔形结构进行蚀刻,去除硬质掩模未保护的衬底材料,从而在金字塔形低纵横比的基础上形成一个高纵横比的柱或柱体,制造出高纵横比硅柱阵列。

Description

纳米级结构的制造方法及使用该方法制造的纳米级结构
技术领域
本发明一般涉及纳米级结构的制造领域。特别地,本发明涉及在晶圆上制造高纵横比的纳米级支柱阵列以及使用改进的制造方法制造这些阵列。
背景技术
纳米级设备和结构的作用越来越重要。但有效制造这些结构很具挑战性。
例如,目前是使用聚焦离子束(“FIB”)逐个“加工”针尖,从而制造出高纵横比的原子力显微镜(“AFM”)针尖(也俗称为“AFM探针”)。该方法具有通用性,不仅用于制造AFM探针。但是,由于每个探针都是单独制造,制造过程很缓慢,而且成本高昂。此外,还可通过在低纵横比基础(可能本身是一个低纵横比的探针)的顶点处附着或生长一个碳纳米管,从而制造出高纵横比的AFM探针。但是,要使一个碳纳米管以固定的方向和长度精确地附着或生长在所需的位置,难度非常大。而且,要规模化碳纳米管工艺,也非常有难度。
AFM技术发展地越来越成熟,而且在先进研究和工业研发实验室中越来越频繁地使用。AFM探针属于消耗品。因此,我们需要批量制造、成本低廉的AFM探针。
要获得所需的原子或分子级分辨率,AFM探针本身必须具有类似级别的厚度。AFM探针只是纳米级制品需求的一个示例。在这里,纳米级制品通常是指至少一个结构尺寸(如宽度、半径、厚度等)更适于以纳米测量(即一般为原子和分子级,且一般范围通常在1纳米到几百纳米之间)的制品。越来越多的产品在变得小型化,这需要以更高效和可重复的方式制造更多纳米级结构。
这对提供更高效的纳米级结构和设备制造方法提出了很多挑战和制约因素(尤其是使用高效且可重复的方法制造具有高纵横比的柱状结构)。本发明的目的之一就是减轻或消除上述缺点中的至少一个。
发明内容
本发明涉及纳米级结构的制造。在广义方面,本发明涉及纳米级结构制造的批量处理,具体而言,是在硅衬底上形成纵横比为5或更大的硅柱阵列。
要同时或以批量处理的方式制造多个或阵列式的高纵横比柱状结构,该方法首先要在硅(Si)衬底上形成多个或阵列式的金字塔形突起。这些金字塔形突起可通过蚀刻一个平坦的硅衬底形成,从而产生侧壁与硅{111}晶面大致对齐的金字塔形突起。当然,可以使用不同的衬底材料,或将金字塔形突起进行锐化,因此这些侧壁也可比硅{111}晶面限定的更加陡峭。首先用一种或几种硬质材料覆盖金字塔形突起的顶部。要对这些金字塔形突起的顶部进行覆盖,使用两步法,即先形成一种或几种硬质材料保护层覆盖各金字塔,至少覆盖其顶点表面,然后去除金字塔侧壁的一种或几种硬质材料保护层,使侧壁(而非顶部)裸露,稍后将进行解释。接下来蚀刻金字塔,将覆盖在金字塔顶点区域的硬质材料作为掩模,从而形成一个从顶点区域向下延伸的柱,该柱体的横截面轮廓由顶部硬质材料掩模的形状决定。最后一步可将硬质材料掩模去除。
本发明的第一方面提供了一种在一个衬底上制造多个柱状结构的方法。该衬底上面形成了多个突起,每个突起都有一个顶点,和从顶点区域向下延伸的侧壁。该方法包括步骤:用掩模材料保护层覆盖多个突起中的每个突起,以至少覆盖每个突起的顶点,去除各突起的侧壁上的掩模材料保护层,使侧壁裸露,并留下覆盖在顶点的掩模材料岛心区,在各突起的顶点上形成一个掩模,并用刻蚀气体以各向异性的方式在各突起上批量蚀刻,形成多个柱状结构,每个柱状结构通过蚀刻一个突起产生,并具有从掩模延伸到衬底的柱体,该柱体在其长度范围内的横截面形状基本上由掩模的形状决定。
本发明第一方面的一个特征中,使用一种等离子体工艺(如ICP-RIE工艺)蚀刻各个突起。衬底材料可以是硅。掩模材料可以是Cr,其可以采用蒸发镀膜的方式涂覆,然后用Ar离子进行物理溅射,将其从侧壁上去除。掩模材料也可以是Al,ICP-RIE工艺中可以使用Cl2或BCl3去除侧壁上涂覆的Al。一般来说,掩模材料可以是合适的金属(如Cr、Ti、Ni和Al)或非金属(如SiO2)。
本发明第一方面的另一个特征中,该方法的其它步骤包括,在用掩模材料覆盖多个突起后,用第二掩模材料层覆盖多个突起中的每个突起,第二掩模材料层至少覆盖涂覆在各突起顶点的掩模材料,然后将各突起的侧壁上的第二掩模材料层去除,在去除侧壁上的掩模材料后,裸露出被第二掩模材料覆盖的侧壁。掩模材料和掩模材料对可以是Cr/Ti或Al/Si。第二掩模材料可以比掩模材料更耐去除金字塔突起侧壁上的气体离子刻蚀,或第二掩模材料的涂覆厚度更厚。
本发明的第二方面,提供了一种在一个衬底上制造纳米级结构的方法。该衬底上至少形成一个突起,该突起的顶面决定纳米级结构的形状,其倾斜的侧壁从顶面向下延伸。该方法包括步骤:用掩模材料保护层覆盖该至少一个突起,至少覆盖顶面,去除该至少一个突起的侧壁上的掩模材料保护层,使侧壁裸露,并形成覆盖该至少一个突起的顶面的掩模,同时用刻蚀气体以各向异性的方式对该至少一个突起的倾斜侧壁进行蚀刻,形成基本垂直、从掩模向衬底延伸的侧壁,每个基本垂直的侧壁通过蚀刻一个倾斜侧壁产生。
在本发明的另一个方面,提供了在一个硅衬底上形成一个硅柱阵列的方法。每个硅柱均在衬底上整体形成。每个硅柱包括一个与衬底相距的顶点,一个在衬底上整体形成的基础,和一个延伸于顶点和基础之间的柱体,该柱体的横截面形状在其长度范围内基本相同。该柱体的纵横比大于基础的纵横比。
该柱体可呈锥形朝向顶点,或柱体的中部可比两端更细。该阵列可以具有较高的密度,如至少480个硅柱/100cm2
本发明的其它方面提供了上述方面的各种组合和子集。
附图说明
出于说明而非限制的目的,根据附图对本发明的前述方面和其它方面进行了详细说明,其中:
图1所示为在其上形成金字塔形状突起阵列的硅衬底照片,以及一个金字塔形突起的详图;
图2所示为硅柱(从图1中的金字塔形突起制造产生)的扫描电子显微镜(“SEM”)照片;
图3是对图2照片中所示硅柱进行说明的图表;
图4A、4B、4C和4D对按照本发明的制造方法制造硅柱的步骤加以图示;
图5A、5B和5C对涂覆金字塔形突起顶点区域的一种替代方法的步骤加以图示;
图6A对使用本文所述方法制造的硅柱的锥形柱体加以图示,图6B对的硅柱柱体(中间部分较细)进行图示;
图7是一个过程图,对在一个平坦的衬底上形成多个金字塔形结构,以便使用本文所述的批量处理方法制造硅柱阵列的步骤加以图示;
图8对具有一个弯曲坝体,用于使用本文所述的制造方法制造纳米级侧壁或大量具有相似或不同形状侧壁的突起加以图示。
具体实施方式
通过本发明的原理的一个或多个特定实施范例提供下方说明和其中描述的实施范例。这些示例用于解释而非限制这些原理和本发明。在下方说明中,说明书和附图中相同的部分用相同的附图标记标出。
本发明涉及纳米级结构的制造方法和使用该改进方法制造硅柱阵列。参阅图1,要在平晶圆上制造具有高纵横比柱体的硅柱阵列,首先在硅衬底102上形成具有金字塔形状的多个或阵列式的突起104。这些金字塔形突起104可通过蚀刻平坦的硅衬底形成,从而产生具有侧壁106的金字塔形突起。首先用一种或几种硬质材料覆盖金字塔形突起的顶部108。在这里,“硬质”的意思是该材料具有足够高的蚀刻速度选择性(如,至少1:10),即,蚀刻掩模材料的速度比衬底材料要慢得多(在本例中要慢10倍)。后面将会知道,选择性是相对的,而且取决于将用于蚀刻工艺的气体、衬底材料和掩模材料。如果对衬底材料使用一种不同的材料,或使用一种不同的气体进行蚀刻,掩模的选择性也会不同。要对这些金字塔形的顶部进行覆盖,使用两步法,即用一种或几种硬质材料在金字塔形突起上形成保护层,至少覆盖其顶点,然后去除金字塔104侧壁106的一种或几种硬质材料,使侧壁裸露,但仍覆盖顶点108,稍后将进行解释。然后对金字塔进行蚀刻,将覆盖金字塔顶点区域的硬质材料作为掩模110,从而形成一个从顶点区域108向下延伸并在一个低纵横比基础114处结束的柱体112,形成一个柱,该柱体的横截面形状由顶部硬质材料掩模110的形状决定,可在图2和图3中所示的照片中看到。最后一步可去除硬质材料掩模110。下面将对该过程进行详细说明。
在以批量处理的方式制造多个或阵列式硅柱的过程中,首先在衬底102(其上面已形成多个或阵列式突起104)顶面形成多个掩模110。如图1所示,这些突起104具有金字塔形状。为方便起见,可在一个平坦衬底上通过一次蚀刻步骤形成这些金字塔形突起,后面将进行说明。但也可以使用任何其它合适的方法形成这些金字塔形突起。事实上,可使用其上已形成金字塔形突起阵列的任何衬底,通过本文所述的方法制造硅柱。若是硅衬底,这些金字塔形突起的侧壁一般会与硅晶面{111}对齐。因此,任何侧壁和金字塔对称轴之间的角度α通常在30-40°左右(理论值为35.3°)。一些市售的硅金字塔阵列可能对金字塔顶部进行了锐化,或使用更改的硅蚀刻工艺,使角度α可能小于30°。用于制造纳米级产品时,也可能使用不同的衬底材料,这也可能导致α角度不同。然而α一般至少约为15°。这是由于实际原因。具有高纵横比的探针针尖的α角度非常小。如果α角度已经很小,那么无需进行进一步加工,包括使用本文所述的制造方法进行加工。另一方面,当α角度接近90°时,“金字塔”会非常平坦。一般预计α角度在15-40°之间。
可使用任何合适的方法在这些金字塔顶面上形成硬质掩模。本文详细说明了两种不同的方法。两种方法都是批量处理,即,同时对所有金字塔形突起使用该工艺,从而形成一批硬质掩模,而不是在每个金字塔形突起上逐个形成。根据形成硬质掩模110的一种方法,首先在阵列中的所有金字塔形突起104上形成(以同时或批量处理的方式)硬质或掩模材料保护层。该保护的硬质材料可以是铬(Cr)、钛(Ti)、镍(Ni)、铜(Cu)或铝(Al)等金属,也可以是二氧化硅(SiO2)等非金属,然后将这些金字塔形突起侧壁106上的掩模材料保护层去除,从而留下仅覆盖这些金字塔形突起顶面108的掩模材料岛心区,形成硬质掩模。下面的一个示例中对此进行详述,参阅图4A至4D。
在本例中,首先在硅衬底102(图4A)上以蒸发镀膜的方式涂覆了一层很薄(10nm)的Cr。保护层通常可利用物理气相沉积(特别是蒸发镀膜、溅射沉积、脉冲激光沉积等)、化学气相沉积甚至硅尖材料的热氧化(如,用于形成下文所述的SiO2掩模)形成。根据使用的涂覆方法,该方法可能是定向或不定向。一般来说,也会在金字塔104和金字塔之间衬底102的平面116上覆盖一层掩模118(图4B)。虽然一般掩模层会较好地覆盖每个金字塔,但只有顶点区域需要覆盖,稍后将进行解释。
接下来,将金字塔侧壁106上涂覆的Cr保护层去除,使侧壁(而非金字塔结构的顶点区域)裸露(图4C)。使用Ar气体通过反应离子蚀刻(“RIE”)进行去除。仅去除涂覆在侧壁106上的Cr。使用惰性气体(如Ar)的RIE工艺只使用物理轰击,化学反应微不足道或没有化学反应;换言之,物理过程很重要,而且在这种情况下,超过了化学反应过程。这通过使用惰性气体(如Ar)并适当调整Ar离子的入射能量来实现。Ar离子以总体向下的方向朝向衬底加速,如图4C中所示,即,沿着金字塔结构对称轴10°以内的方向。因此,Ar离子流和侧壁106表面的入射角度θ,即离子流的方向和侧壁的法线方向之间的角度,通常为(90-α)度。本领域技术人员知道,用Ar气溅射的产额随着入射角度的不同而不同。产额峰值为60-70°之间,比正常入射角(即零度)的产额大2-3倍。由于溅射产额与角度有关,涂覆在侧壁上的Cr比涂覆在顶点上的Cr更容易去除,因为顶点处入射Cr流的入射角大致为零。此外,侧壁上的涂层也更薄,因此也更容易去除。在本例中,用于角度相关的Cr蚀刻的RIE使用以下方法:
Ar:10sccm,P:7mT,RF:300w,4分钟
在这里,“sccm”表示标准立方厘米/分钟,“mT”表示毫乇。在本例中,用Ar气进行的Cr蚀刻速度为约2纳米/分钟。适当选择蚀刻时间,从而和该蚀刻速度相匹配,金字塔侧壁上的Cr涂层完全被去除,同时留下了覆盖顶点108的Cr涂层岛心区,从而在顶点108上形成了掩模110。
虽然这里描述的是用Ar气进行的RIE蚀刻,但也可以采用任何合适的方法去除侧壁上的Cr保护层,使侧壁裸露,而留下覆盖顶点的岛心层。例如,为了去除侧壁上的保护层,除了本文说明的RIE或ICP-RIE方法,也可以使用离子蚀刻(纯物理溅射工艺,使用惰性气体,如Ar)或化学辅助离子束蚀刻(“CAIBE”,在Ar中添加反应气体,如Cl2)。与在压力为1-100mTorr的气体环境中使用的RIE或ICP-RIE方法相比,离子蚀刻和CAIBE通常在接近真空(即,远低于mTorr压力)的环境中使用。对于RIE,应选择能够蚀刻掩模的气体作为反应气体。例如,蚀刻Al时可使用Cl2或BCl3,蚀刻Cr时可使用Cl2/O2。可将ICP功率添加到RF功率中(在一个ICP-RIE过程中),以增加蚀刻速度。
当然,只需要用掩模材料形成保护层,来覆盖每个金字塔。可以采用形成保护层中的任何方法,只要能够移除侧壁上的保护层而仍然留下覆盖顶点区域的岛心即可就。更特别地,形成保护层不限于上面所述的涂覆方法。例如,也可以通过从金字塔本身的材料生成保护层来形成这种保护层。首先可以在硅衬底102上形成多个金字塔104,如图1中所示。之后,在该金字塔上生成例如厚度约为20nm至200nm(根据所期望的或者根据需求)的氧化物层。此氧化物可以通过干氧化(利用氧气)生成。该氧化物也可以在900℃至1000℃的环境温度范围内通过湿氧化(利用从液态水或H2和O2反应中生成的H2O)生成。
接下来,在形成这种SiO2保护层后,可以例如通过采用氟基气体的等离子刻蚀或者采用Ar气的离子研磨移除掩模材料SiO2。正如将要理解的,金字塔侧壁上的氧化物厚度小于其顶部的厚度。此至少部分地是由于,在靠近顶部处,是从各个侧面向内朝着中心轴氧化侧壁。在最顶端处,这种向内氧化将会完全氧化硅尖端,由此导致生成较厚的SiO2顶层,覆盖SiO2层下面的新形成的硅尖端。此外,SiO2在侧壁上的蚀刻速率倾向高于顶部上的SiO2蚀刻速率。因此,在蚀刻阶段后,侧壁上的氧化物将会移除,而顶点上的一定厚度的SiO2层仍然保留。
参阅图5A至图5C,描述了另外一种使用掩模材料覆盖顶点108的不同方法。按照该方法,使用多个保护材料覆盖金字塔结构。第一步,用第一涂层材料210(如Cr)覆盖金字塔结构的一侧。选择第一涂层材料时,应以其对衬底材料(本例中为硅)的高选择性为原则。要仅从一个方向涂覆第一涂层材料(可以是一个或几个侧壁),对衬底采用在高真空中蒸发镀膜,使沉积大体按照直线式的方式。真空程度只要能足以允许进行直线式沉积即可。在这种真空中,通过倾斜衬底(即,改变涂覆角度),Cr涂层就能大部分覆盖暴露于Cr涂层流的一个或几个侧面。以同样方式,用第二涂层材料212覆盖面向大致相反方向的剩余一侧(或几侧),形成Ti保护层以覆盖金字塔其余未被覆盖的部分。正如将要理解的,金字塔的顶部(即顶点)被涂覆了两次,在底部用第一涂覆材料层(即Cr),在顶部用第二涂覆材料层(即Ti)。另一方面,侧壁通常只有一层涂层材料,Cr或Ti,而不是二者都有。
接下来,将侧壁上的掩模或涂覆材料层去除,使侧壁裸露。选择第二涂层材料通过蚀刻将侧壁的第一涂层材料去除,以使下面的一个(或几个)侧壁露出时,顶点上涂覆材料层仍保持足够厚度。这可通过选择具有更高选择性的第二涂层材料,涂覆一层更厚的第二材料,或二者兼用的方式实现,或适当选择蚀刻时间,从而在去除侧壁的第一涂层材料时,使第一涂层材料覆盖的侧壁裸露.而由于受到第二涂层材料的保护,顶点上仍保留一层或几层涂覆材料的保护层,即使第二涂层材料可能被部分或全部去除。在本例中,涂覆了一层比Cr层更厚的Ti层。因此,侧壁上Cr的去除可以更彻底,同时顶点上仍保留裸露的Ti层。因此,由Ti涂层保护的Cr涂层部分214,即Ti层212下面顶点上的Cr层得到了保护(图4B)。接下来,将Ti涂层212去除,使Ti涂层覆盖的侧壁剩余部分裸露。可使用干法刻蚀去除,方式与去除侧壁上Cr的方式类似,或使用湿法刻蚀去除。从侧壁上去除涂层材料,使侧壁裸露后,各金字塔结构的顶点仍被至少一层Cr214涂覆。
在这里,选择一对硬质掩模材料时,可寻找一种等离子体蚀刻方法,使蚀刻第一材料(在下方,由金字塔顶点的第二材料保护)的速度远快于第二材料(如果第一材料的层厚度小于第二材料,则该要求可放宽),且可在不损伤第一材料的情况下去除第二材料(如,使用等离子体蚀刻或湿法化学蚀刻)。第一材料也必须是对于衬底材料(如硅)的良好掩模材料。例如,可使用材料对为Cr/Ti和Al/Si。
在硬质掩模110、214以适当方式在金字塔顶部形成后,金字塔形结构(现在每个金字塔结构的顶点上都形成了一个硬质掩模)被同时蚀刻(或至少在一个批量处理中,而不是逐个进行),形成高纵横比的柱(图4D)。可以使用多种不同蚀刻方法中的任何一种。对于包括在各硅顶点上具有用作掩模的氧化物的硅晶圆的硅衬底,从氟基气体产生的等离子体(如SF6/C4F8等离子体等)是用于蚀刻硅的常用选择。也可以采用SF6/O2气体,利用低温蚀刻(将衬底冷冻至零下100℃以下)蚀刻硅。或者也可以使用氯基或溴基气体(如Cl2、BCl3或Br2)蚀刻硅。例如,在一个反应离子蚀刻(“RIE”)系统中,等离子体蚀刻可轻松进行硅蚀刻。可使用电感耦合等离子体(“ICP”)。因此也可使用ICP-RIE方法以各向异性的方式蚀刻硅,形成几乎垂直、具有极高纵横比的侧壁。从而使Cr掩模正下方产生硅柱或柱体,其长度范围内的横截面形状主要由Cr掩模决定,或甚至与Cr掩模的形状大致相同。在一个示例中,用10mT、1200WICP和20WRIE功率的C4F8(38sccm)和SF6(22sccm)气体在一个ICP-RIE系统中蚀刻涂覆的金字塔0.5分钟,产生高纵横比的硅柱结构。这提供了大约400纳米/分钟的蚀刻速度。在这一蚀刻速度和蚀刻时间下,在金字塔基础上形成了一个具有高纵横比、半径8纳米以下和针尖高度约200纳米的纳米探针。这在一个纵横比低得多的金字塔基础的顶部产生了一个纵横比至少为200nm/16nm≥10的柱或柱体。因此,用硅衬底一体和整体形成的一个柱,由一个低纵横比的金字塔基础将一个高纵横比柱体连接到硅衬底。正如可以理解的,可通过控制蚀刻速度和蚀刻时间来选择柱体或柱的高度。因此,也可通过控制蚀刻速度和蚀刻时间选择柱或柱体的纵横比。
这种高纵横比的针尖是通过硬质掩模(即,Cr涂层)实现的,硬质掩模在SF6/C4F8等离子体方面提供了非常高的选择性。由于具有高选择性,这层很薄的Cr涂层(在本例中,由于之前的蚀刻去除了侧壁覆盖,因此其厚度低于10nm)足以保护顶点不受硅蚀刻的破坏,同时使金字塔结构的倾斜侧壁被SF6/C4F8等离子体蚀刻掉。其中,留在金字塔顶部的掩模的尺寸直接影响硅蚀刻步骤中形成的硅柱或柱体的尺寸或直径。另一方面,掩模的厚度和掩模材料的选择性决定了所形成的探针硅柱或柱体的最大可能高度。例如,要制造更长柱体的柱(如,在本例中长度在200nm以上),将需要一种具有比上例中选择性更高的掩模材料或更厚的掩模,或二者兼有。
当然,本领域技术人员会理解,如果最初的涂层较厚(如:厚度超过10nm),那么从侧壁上去除Cr涂层的时间更长,反之亦然。这也会导致掩模的尺寸不同(即,留在金字塔顶部的Cr岛心区的尺寸)。此外,溅射产额曲线取决于金属(此处为Cr)和气体(此处为Ar)。因此,适当选择最初厚度将需要考虑产额曲线、入射角度θ和所制造探针的高度和最终直径,从而在去除侧壁涂层,使侧壁裸露后,仍留下具有足够厚度和尺寸的掩模于顶部。研究发现,对于Cr,10nm的Cr涂层厚度适合形成直径约15nm的硅柱。
图2是使用该工艺制造的高纵横比硅柱的SEM显微照片。在一个例子中,首先在一个具有380个金字塔形突起的4英寸晶圆上形成380个这种硅柱的阵列,即,密度至少为约380个柱/78cm2(约π×52cm2),或至少480个柱/100cm2
柱的柱体112可朝向针尖(即,顶点区域)呈锥形,如图6A中所示。为了获得更好的力学性能,侧壁角度β(即侧壁和轴的纵轴之间的角度)可选择为3-5°。这可通过改变硅蚀刻方法来实现,比如通过平衡SF6化学蚀刻和C4F8钝化。相同地,也可改变硅蚀刻方法,制造出柱体中间部分比两端细的探针,如图6B中所示。
在硅蚀刻步骤后,根据掩模的厚度、掩模材料的选择性和所蚀刻的柱高度,某些掩模材料可能仍留在蚀刻出的柱的顶部,从而提供一个类似柱的结构,该结构在柱或柱体的顶部有一个掩模材料罩,柱或柱体在罩和低纵横比基础之间延伸。该罩可用湿法蚀刻工艺去除(若需要)。
如前所述,具有金字塔形突起阵列的合适材料(如硅)的任何衬底均可用于制造柱或其它形状结构的阵列,包括市售的衬底。当然,也可用一个平衬底制造出该衬底。图7展示了这种衬底(上面有在平衬底形成的突起阵列)制造方法的主要步骤。
根据该方法,用溶剂清洗氧化物厚度约为180nm的硅晶圆{100},然后旋涂一层厚度约为300nm的聚苯乙烯(“PS”)。该聚苯乙烯是具有两种不同分子量的混合物,用于在硅上制造相当于550kg/mol(广泛分布)的聚苯乙烯。接下来是电子束曝光和显影步骤,在20KeV、0.306nA束流下将方阵列暴光在PS/SiO2用四氢呋喃显影1分钟后,使用PS作为蚀刻掩模,用CHF3气体通过干法蚀刻SiO2和Si,将图案转移到SiO2层。在氧等离子体RIE清除任何可能的氟碳聚合物后,在约50℃的温度下进行KOH(20w/V%)湿法各向异性蚀刻11分钟,从而在平硅片上制造金字塔结构。在硅结构上形成金字塔结构后,可使用BHF去除SiO2
正如将要理解的,上述示例中的这些突起之所以都有相似的规则形状,是因为所需的最终产品是柱阵列(即,具有相同高纵横比柱体的柱阵列)。因此,在硅衬底上形成了拥有相似形状和尺寸的各个突起。这些突起可以是任何其它形状。例如,可以在一个衬底上形成一个或多个突起。在衬底上形成多个突起时,每个突起可根据需要或设计要求具有相似或不同的形状和尺寸。例如,图8所示为一个具有带倾斜侧表面312的弯曲坝体310形状的突起。衬底为弯曲坝体提供了一个基础。该弯曲坝体可作为制造弯曲(大体垂直)墙壁的基础。要制造弯曲(大体垂直)的墙壁,用硬质掩模材料(如Cr)涂覆弯曲坝体的顶部或上部表面,从而限定最后制造出的纳米级结构的形状。可通过对整个弯曲坝体310进行第一次蒸发镀膜,形成硬质掩模,从而形成薄的Cr保护层,然后以和去除金字塔侧壁Cr相同的方式去除弯曲坝体310的倾斜侧表面312上的Cr保护层,如与制造硅柱阵列相关的内容所述。由此留下形成于坝体顶部上的硬质掩模。在形成一个适合的硬质掩模后,用硅蚀刻顶部掩模的弯曲坝体,形成大体垂直的壁,从弯曲坝体顶部的硬质掩模向下延伸向底面。如将要理解的,这些垂直墙壁可略微倾斜,不是完全垂直。例如,该垂直墙壁可具有一个较小的侧壁角度β,以和形成锥形柱相似的方式形成。垂直墙壁也可凹陷,即,顶部下方的部分比顶部或朝向底部的厚度薄。此外,如果弯曲坝体要采取其它形状,且掩模根据弯曲坝体顶部形成,所产生的墙壁将按照在弯曲坝体顶部形成的掩模的形状。因此,可使用本文所述方法制造具有更复杂形状的壁,或具有更复杂形状的微/纳米结构。
现在对本发明的各种实施范例进行了详细说明。本领域技术人员将理解,可在不偏离本发明范围(由所附的权利要求书限定)的情况下,对实施方案进行各种修改、改变和变化。对权利要求范围的解释应从整体解释且符合与说明一致的最宽范围,并不限于示例或详细说明中的实施范例。

Claims (37)

1.一种在衬底上制造多个柱状结构的方法,在所述衬底上面形成有多个突起,每个突起有顶点和由顶点区域向下延伸的侧壁,所述方法包括:
用掩模材料形成覆盖所述多个突起的每个突起的保护层,至少覆盖每个突起的顶点:
将每个突起侧壁上的掩模材料保护层去除,使侧壁裸露,并留下覆盖顶点的掩模材料岛区,在每个突起的顶点上形成掩模;并
用刻蚀气体以批量处理的方法对各突起进行各向异性地蚀刻,形成多个柱状结构,每个柱状结构由一个突起蚀刻而来,且拥有从掩模向衬底延伸的柱体,该柱体在其长度范围内的横截面形状基本上由掩模的形状决定。
2.根据权利要求1的方法,其中,衬底材料是硅,刻蚀气体是一种氟基气体、氯基气体或溴基气体。
3.根据权利要求1的方法,其中,每个突起的蚀刻均通过一种等离子体工艺。
4.根据权利要求3的方法,其中等离子体工艺是ICP-RIE工艺。
5.根据权利要求4的方法,其中衬底材料是硅,掩模材料是Cr,等离子体是SF6/C4F8等离子体。
6.根据权利要求5的方法,其中掩模材料Cr以蒸发镀膜的方式涂覆,通过Ar离子的物理溅射去除侧壁上涂覆的Cr。
7.根据权利要求4的方法,其中掩模材料是Al,ICP-RIE工艺中使用的用于去除侧壁上涂覆的Al的气体是Cl2和BCl3中的一种。
8.根据权利要求1的方法,其中使用Ar气进行反应离子蚀刻,去除侧壁上的掩模材料保护层。
9.根据权利要求8的方法,其中用Ar离子(其能量使物理过程比化学反应过程更重要)去除侧壁上的掩模材料保护层。
10.根据权利要求9的方法,其中Ar离子以15-40°的入射角度向突起的侧壁流动。
11.根据权利要求1的方法,其中掩模材料是金属或二氧化硅。
12.根据权利要求11,其中通过对硅进行氧化形成二氧化硅保护层。
13.根据权利要求11的方法,从包括Cr、Ti、Ni和Al的组中选择金属。
14.根据权利要求1的方法,其中主要使用物理过程去除侧壁上的掩模材料保护层。
15.根据权利要求14的方法,其中使用离子蚀刻、化学辅助离子束蚀刻或等离子体蚀刻去除侧壁上的掩模材料保护层。
16.根据权利要求1的方法,还包括:
在用掩模材料覆盖多个突起后,用第二掩模材料保护层覆盖多个突起中的每一个,第二掩模材料保护层至少覆盖在各突起顶点上覆盖的掩模材料,并且
去除各突起侧壁上的第二掩模材料保护层,在去除侧壁上涂覆的掩模材料后,使被第二掩模材料覆盖的侧壁裸露。
17.根据权利要求16的方法,其中掩模材料和第二掩模材料对是Cr/Ti或Al/Si。
18.根据权利要求16的方法,其中第二掩模材料比掩模材料更耐去除金字塔侧壁掩模材料保护层的气体离子的刻蚀。
19.根据权利要求16的方法,其中第二掩模材料保护层形成的厚度比掩模材料保护层更厚。
20.根据权利要求1的方法,其中在用刻蚀气体蚀刻时,掩模材料对衬底材料的选择性至少为1:10。
21.根据权利要求1的方法,其中柱体具有一个轴纵横比,轴纵横比可通过在蚀刻突起的步骤中控制蚀刻速度和蚀刻时间来选择。
22.根据权利要求21的方法,其中轴纵横比将选择为至少10。
23.根据权利要求1的方法,其中横截面面积的大小可通过控制掩模的大小来选择。
24.根据权利要求23的方法,其中掩模的大小通过选择覆盖在各突起上的掩模材料保护层的厚度和用于去除侧壁上涂覆的掩模材料保护层的蚀刻时间来控制。
25.一种在衬底上制造纳米级结构的方法,该衬底上形成了至少一个突起,该突起的顶面决定纳米级结构和从顶面向下延伸的倾斜侧壁的形状,所述方法包括:
用掩模材料形成覆盖至少一个突起的保护层,至少覆盖顶面;
去除至少一个突起的侧壁上的掩模材料保护层,使侧壁裸露,并形成一个至少覆盖该突起顶面的掩模。
用刻蚀气体同时在至少一个突起上以各向异性的方式蚀刻倾斜侧壁,形成大体垂直、从掩模向衬底延伸的壁,每个大体垂直的壁由一个倾斜侧壁蚀刻而来。
26.根据权利要求25的方法,其中在用刻蚀气体蚀刻时,掩模材料对衬底材料的选择性至少为1:10。
27.根据权利要求25的方法,其中掩模材料为金属。
28.根据权利要求25的方法,其中从包括Cr、Ti、Ni、Cu、Al和SiO2的组中选择掩模材料。
29.根据权利要求28的方法,其中通过对硅进行氧化形成二氧化硅保护层。
30.根据权利要求25的方法,其中掩模材料是Cr,用Ar气以干法蚀刻的方式去除倾斜侧壁上的掩模材料。
31.根据权利要求25的方法,其中,衬底材料是硅,刻蚀气体是一种氟基气体、氯基气体或溴基气体。
32.一种硅衬底上的硅柱阵列,在衬底上形成的硅柱阵列,每个硅柱在衬底上一体成型,每个硅柱包括:
与所述衬底相距的顶点,
在所述衬底上一体成型的基座,和
延伸于顶点和基座之间柱体,柱体的横截面形状在其长度范围内基本相同,
其中,所述柱体的轴纵横比大于所述基座的纵横比。
33.根据权利要求32的硅柱阵列,其中,所述柱体朝着顶点呈现锥形。
34.根据权利要求32的硅柱阵列,其中所述柱体的中间部分比两端更细。
35.根据权利要求32的硅柱阵列,其中,所述柱体的轴纵横比至少为5。
36.根据权利要求35的硅柱阵列,其中,所述柱体的轴纵横比至少为10。
37.根据权利要求32的硅柱阵列,其中,所述阵列的密度为至少480个硅柱/100cm2
CN201480021763.2A 2013-04-18 2014-04-09 纳米级结构的制造方法及使用该方法制造的纳米级结构 Active CN105189821B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361854110P 2013-04-18 2013-04-18
US61/854,110 2013-04-18
PCT/CA2014/050363 WO2014169383A1 (en) 2013-04-18 2014-04-09 Method of fabricating nano-scale structures and nano-scale structures fabricated using the method

Publications (2)

Publication Number Publication Date
CN105189821A true CN105189821A (zh) 2015-12-23
CN105189821B CN105189821B (zh) 2018-01-26

Family

ID=51730635

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201420171106.3U Expired - Fee Related CN204138341U (zh) 2013-04-18 2014-04-09 硅衬底上的硅柱阵列
CN201480021763.2A Active CN105189821B (zh) 2013-04-18 2014-04-09 纳米级结构的制造方法及使用该方法制造的纳米级结构

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201420171106.3U Expired - Fee Related CN204138341U (zh) 2013-04-18 2014-04-09 硅衬底上的硅柱阵列

Country Status (4)

Country Link
US (1) US9522821B2 (zh)
CN (2) CN204138341U (zh)
CA (1) CA2938783A1 (zh)
WO (1) WO2014169383A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106645809A (zh) * 2016-10-14 2017-05-10 厦门大学 一种双重包覆壳层隔绝针尖的制备方法
CN108383078A (zh) * 2018-02-28 2018-08-10 清华大学 硅针阵列的制备方法
CN109507454A (zh) * 2018-11-07 2019-03-22 中北大学 一种测量晶面作用力原子力显微镜针尖的制备方法
CN110668393A (zh) * 2018-07-02 2020-01-10 北京北方华创微电子装备有限公司 基片的刻蚀方法
CN112158794A (zh) * 2020-09-04 2021-01-01 杭州探真纳米科技有限公司 一种采用等离子体刻蚀制备原子力显微镜探针阶梯型基底的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN204138341U (zh) * 2013-04-18 2015-02-04 崔波 硅衬底上的硅柱阵列
CN104370269A (zh) * 2014-11-14 2015-02-25 浙江大学 一种纳米柱阵列的制备方法
US9576894B2 (en) * 2015-06-03 2017-02-21 GlobalFoundries, Inc. Integrated circuits including organic interlayer dielectric layers and methods for fabricating the same
EP3153463B1 (en) * 2015-10-08 2018-06-13 IMEC vzw Method for producing a pillar structure in a semiconductor layer
US10545258B2 (en) * 2016-03-24 2020-01-28 Schlumberger Technology Corporation Charged particle emitter assembly for radiation generator
CN207396531U (zh) * 2017-01-31 2018-05-22 杭州探真纳米科技有限公司 一种悬臂末端纳米探针
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
DE102018221778A1 (de) * 2018-12-14 2020-06-18 Carl Zeiss Smt Gmbh Sonde, sowie Verfahren, Vorrichtung und Computerprogramm zur Herstellung einer Sonde für Rastersondenmikroskope

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5611942A (en) * 1995-03-02 1997-03-18 Kabushiki Kaisha Toshiba Method for producing tips for atomic force microscopes
CN101072986A (zh) * 2004-04-15 2007-11-14 加州理工学院 微机械与纳机械器件中的金属薄膜压阻传感及其在自感测spm探针中的应用
CN102435785A (zh) * 2011-11-18 2012-05-02 中国科学院苏州纳米技术与纳米仿生研究所 一种倾斜式超大高宽比afm探针及其制备方法
CN204138341U (zh) * 2013-04-18 2015-02-04 崔波 硅衬底上的硅柱阵列

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4968585A (en) * 1989-06-20 1990-11-06 The Board Of Trustees Of The Leland Stanford Jr. University Microfabricated cantilever stylus with integrated conical tip
EP0413040B1 (en) 1989-08-16 1992-12-16 International Business Machines Corporation Method of producing ultrafine silicon tips for the afm/stm profilometry
JP3290378B2 (ja) * 1996-06-13 2002-06-10 インターナショナル・ビジネス・マシーンズ・コーポレーション Afm/stm形状測定のためのマイクロメカニカル・センサ
US6743211B1 (en) * 1999-11-23 2004-06-01 Georgia Tech Research Corporation Devices and methods for enhanced microneedle penetration of biological barriers
US7847207B1 (en) 2000-03-17 2010-12-07 University Of Central Florida Research Foundation, Inc. Method and system to attach carbon nanotube probe to scanning probe microscopy tips
JP2002179418A (ja) 2000-12-13 2002-06-26 Tohoku Techno Arch Co Ltd カーボン・ナノチューブ作成方法
US7022541B1 (en) 2001-11-19 2006-04-04 The Board Of Trustees Of The Leland Stanford Junior University Patterned growth of single-walled carbon nanotubes from elevated wafer structures
JP3873911B2 (ja) 2003-03-06 2007-01-31 トヨタ自動車株式会社 走査プローブ顕微鏡用探針の製造方法、検査方法、使用方法
JP2005064500A (ja) * 2003-08-14 2005-03-10 Samsung Electronics Co Ltd マルチ構造のシリコンフィンおよび製造方法
JP4427824B2 (ja) 2003-09-03 2010-03-10 日立建機株式会社 プローブの製造方法、プローブおよび走査型プローブ顕微鏡
US7370515B2 (en) * 2004-06-21 2008-05-13 Veeco Instruments Inc. Probes for use in scanning probe microscopes and methods of fabricating such probes
KR100679619B1 (ko) 2004-07-29 2007-02-06 한국표준과학연구원 이온빔을 이용한 spm 나노니들 탐침과 cd-spm나노니들 탐침의 제조 방법 및 그러한 방법에 의해제조되는 spm 나노니들 탐침과 cd-spm 나노니들탐침
WO2006041691A2 (en) 2004-10-06 2006-04-20 The Regents Of The University Of California Improved nanotube-based nanoprobe structure and method for making the same
JP2008066516A (ja) * 2006-09-07 2008-03-21 Elpida Memory Inc 半導体装置及びその製造方法
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US8595860B2 (en) 2007-12-28 2013-11-26 Bruker Nano, Inc. Method of fabricating a probe device for a metrology instrument and a probe device produced thereby
WO2012061266A2 (en) * 2010-11-01 2012-05-10 The Board Of Trustees Of The University Of Illinois Method of forming an array of nanostructures
US8685858B2 (en) * 2011-08-30 2014-04-01 International Business Machines Corporation Formation of metal nanospheres and microspheres
US9287385B2 (en) * 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
US8354320B1 (en) * 2012-02-09 2013-01-15 Globalfoundries Inc. Methods of controlling fin height of FinFET devices by performing a directional deposition process
US8546891B2 (en) * 2012-02-29 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US20140099539A1 (en) * 2012-10-05 2014-04-10 Semiconductor Energy Laboratory Co., Ltd. Negative electrode for lithium-ion secondary battery, manufacturing method thereof, and lithium-ion secondary battery
WO2014066371A1 (en) * 2012-10-26 2014-05-01 Glo Ab Nanowire sized opto-electronic structure and method for modifying selected portions of same
EP2912699B1 (en) * 2012-10-26 2019-12-18 Glo Ab Method for modifying selected portions of nanowire sized opto-electronic structure
US9306069B2 (en) * 2013-09-11 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of fin field effect transistor
CN104124157B (zh) * 2013-04-23 2016-12-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9017526B2 (en) * 2013-07-08 2015-04-28 Lam Research Corporation Ion beam etching system
JPWO2015060069A1 (ja) * 2013-10-22 2017-03-09 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体
KR102170856B1 (ko) * 2014-02-19 2020-10-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
AU2015300778B2 (en) * 2014-08-08 2021-02-25 Quantum-Si Incorporated Optical system and assay chip for probing, detecting, and analyzing molecules
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5611942A (en) * 1995-03-02 1997-03-18 Kabushiki Kaisha Toshiba Method for producing tips for atomic force microscopes
CN101072986A (zh) * 2004-04-15 2007-11-14 加州理工学院 微机械与纳机械器件中的金属薄膜压阻传感及其在自感测spm探针中的应用
CN102435785A (zh) * 2011-11-18 2012-05-02 中国科学院苏州纳米技术与纳米仿生研究所 一种倾斜式超大高宽比afm探针及其制备方法
CN204138341U (zh) * 2013-04-18 2015-02-04 崔波 硅衬底上的硅柱阵列

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106645809A (zh) * 2016-10-14 2017-05-10 厦门大学 一种双重包覆壳层隔绝针尖的制备方法
CN108383078A (zh) * 2018-02-28 2018-08-10 清华大学 硅针阵列的制备方法
CN110668393A (zh) * 2018-07-02 2020-01-10 北京北方华创微电子装备有限公司 基片的刻蚀方法
CN110668393B (zh) * 2018-07-02 2023-01-17 北京北方华创微电子装备有限公司 基片的刻蚀方法
CN109507454A (zh) * 2018-11-07 2019-03-22 中北大学 一种测量晶面作用力原子力显微镜针尖的制备方法
CN112158794A (zh) * 2020-09-04 2021-01-01 杭州探真纳米科技有限公司 一种采用等离子体刻蚀制备原子力显微镜探针阶梯型基底的方法
CN112158794B (zh) * 2020-09-04 2024-03-22 杭州探真纳米科技有限公司 一种采用等离子体刻蚀制备原子力显微镜探针阶梯型基底的方法

Also Published As

Publication number Publication date
US20160068384A1 (en) 2016-03-10
WO2014169383A1 (en) 2014-10-23
CN105189821B (zh) 2018-01-26
US9522821B2 (en) 2016-12-20
CA2938783A1 (en) 2014-10-23
CN204138341U (zh) 2015-02-04

Similar Documents

Publication Publication Date Title
CN105189821A (zh) 纳米级结构的制造方法及使用该方法制造的纳米级结构
US8529774B2 (en) Super-phobic surface structures
US9390936B2 (en) Methods for fabricating high aspect ratio probes and deforming high aspect ratio nanopillars and micropillars
Zeniou et al. Ultra-high aspect ratio Si nanowires fabricated with plasma etching: plasma processing, mechanical stability analysis against adhesion and capillary forces and oleophobicity
US8557612B2 (en) Method for fabricating micro and nanostructures in a material
US5302239A (en) Method of making atomically sharp tips useful in scanning probe microscopes
TWI453162B (zh) 三維奈米結構陣列
CN109478502B (zh) 用于形成用以图案化衬底的结构的方法、图案化衬底的方法以及形成掩膜的方法
US10782313B2 (en) Method of fabricating nano-scale structures on the edge and nano-scale structures fabricated on the edge using the method
TW201216354A (en) Method for etching high-aspect-ratio features
US9500789B2 (en) Polarizer based on a nanowire grid
TWI504556B (zh) 三維奈米結構陣列的製備方法
US9308676B2 (en) Method for producing molds
US20060202392A1 (en) Tunable mask apparatus and process
US20160089723A1 (en) Method of fabricating nanostructures using macro pre-patterns
CN106904571B (zh) 一种纳米尺度缝隙的制备方法
US9329203B1 (en) Ultra-sharp nanoprobes and methods
US20140322918A1 (en) Micro-posts having improved uniformity and a method of manufacture thereof
Ovchinnikov et al. Silicon nanopillars formed by reactive ion etching using a self-organized gold mask
Samaan Fabrication of High-Performance Probes for Atomic Force Microscope (AFM)
JP4336818B2 (ja) ダイヤモンドの微細加工方法
KR100349929B1 (ko) 근접장 광 센서용 팁의 제조방법
Herrmann et al. Single-Mask Fabrication of Sharp SiOx nanocones (2023)
Popp et al. Trench multiplication process by a sacrificial SiGe epitaxial Layer
KR20160059083A (ko) 광반사 억제 구조물 및 이의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230828

Address after: The city of Waterloo in Ontario Province

Patentee after: Cui Bo

Address before: The city of Waterloo in Ontario Province

Patentee before: Cui Bo

Patentee before: RIPON KUMAR DEY