CN203289411U - 一种支持预均衡的并串转换电路 - Google Patents
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Abstract
本实用新型公开一种支持预均衡的并串转换电路，包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器，第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接，第二时钟发生器的输出端分别与第二D触发器和第一选通器的时钟信号输入端电性连接，第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接，第一D触发器的数据信号输入端与第一并行数据输出端连接，第二D触发器的数据信号输入端与第二并行数据输出端连接。本实用新型采用两个时钟，第一时钟和第二时钟的相位相差180°，在D触发器的时钟频率与输出数据的频率不同的前提下实现并串转换，且支持预均衡。
Description
技术领域
本实用新型涉及CMOS集成电路设计领域，尤其涉及一种支持预均衡的并串转换电路。
背景技术
在高速串行通讯领域，总线驱动电路前需要一个并串转换电路把并行数字信号转成串行信号。由于需要支持预均衡，一般需要把串行数据延迟一个节拍，通常采用一级D触发器来达到延迟目的。这种延迟方法要求该D触发器的时钟频率与输出数据的频率一致。如果输出数据的频率是5GHz，则触发器的时钟频率也需要是5GHz ，如图1和图2所示。这样导致该D触发器的执行时机非常紧张，难以实现该延迟方法。
实用新型内容
本实用新型主要解决的技术问题是提供一种支持预均衡的并串转换电路，采用两个时钟，第一时钟和第二时钟的相位相差180°，在D触发器的时钟频率与输出数据的频率不同的前提下实现并串转换，且支持预均衡。
为解决上述技术问题，本实用新型采用的技术方案是：提供一种支持预均衡的并串转换电路，包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器，所述第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接，第二时钟发生器的输出端分别与第二D触发器的时钟信号输入端和第一选通器的时钟信号输入端电性连接，所述第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接，所述第一D触发器的数据信号输入端与第一并行数据输出端连接，所述第二D触发器的数据信号输入端与第二并行数据输出端连接。
在本实用新型一个较佳实施例中，所述并串转换电路进一步包括第三D触发器、第四D触发器、第五D触发器和第二选通器，所述第四D触发器的输出端与第五D触发器的数据信号输入端电性连接，第五D触发器的输出端和第三D触发器输出端分别与第二选通器的两个数据信号输入端电性连接。
在本实用新型一个较佳实施例中，所述第一时钟发生器的输出端分别与第四D触发器、第五D触发器和第二选通器的时钟信号输入端电性连接。
在本实用新型一个较佳实施例中，所述第二时钟发生器的输出端与第三D触发器的时钟信号输入端电性连接。
在本实用新型一个较佳实施例中，所述第一并行数据输出端进一步与第三D触发器的数据信号输入端电性连接，第二并行数据输出端进一步与第四D触发器的数据信号输入端电性连接。
在本实用新型一个较佳实施例中，所述第一时钟发生器和第二时钟发生器输出的时钟信号频率相同，所述第一选通器和第二选通器输出的数据信号频率相同。
在本实用新型一个较佳实施例中，所述第一选通器输出的数据信号频率是第一时钟发生器输出的时钟信号频率的两倍。
在本实用新型一个较佳实施例中，所述第一时钟发生器输出的时钟信号频率为2.5GHz，第一选通器输出的数据信号频率为5GHz。
在本实用新型一个较佳实施例中，所述第一时钟发生器和第二时钟发生器输出的时钟信号相位相差180°。
在本实用新型一个较佳实施例中，所述第一选通器和第二选通器均为二选一选通器。
本实用新型的有益效果是：所述第一时钟和第二时钟的相位相差180°，在D触发器的时钟频率与输出数据的频率不同的前提下实现并串转换，且支持预均衡。
附图说明
图1是现有的2到1并串转换电路的电路图；
图2是现有的2到1并串转换电路的时序图；
图3是本实用新型支持预均衡的并串转换电路的电路图；
图4是本实用新型支持预均衡的并串转换电路的时序图。
附图中各部件的标记如下：J0、第一D触发器；J1、第二D触发器；J2、第三D触发器；J3、第四D触发器；J4、第五D触发器；D0、第一输出信号；D1、第二输出信号；D2、第三输出信号；D3、第四输出信号；D4、第五输出信号；U1、第一选通器；U2、第二选通器； Din0、第一并行数据；Din1、第二并行数据；clkp、第一时钟；clkn、第二时钟；dout、串行信号；dout_dly1、串行延迟信号。
具体实施方式
下面结合附图对本实用新型的较佳实施例进行详细阐述，以使本实用新型的优点和特征能更易于被本领域技术人员理解，从而对本实用新型的保护范围做出更为清楚明确的界定。
请参阅图3和图4，本实用新型实施例包括：
一种支持预均衡的并串转换电路，包括第一时钟发生器、第二时钟发生器、第一D触发器J0、第二D触发器J1、第三D触发器J2、第四D触发器J3、第五D触发器J4、第一选通器U1和第二选通器U2，所述第一选通器U1和第二选通器U2均为二选一选通器。
第一并行数据输出端输出第一并行数据Din0，第一并行数据Din0分别输入至第一D触发器J0和第三D触发器J2的数据信号输入端。第二并行数据输出端输出第二并行数据Din1，第二并行数据Din1分别输入至第二D触发器J1和第四D触发器J3的数据信号输入端。
所述第一D触发器J0的输出端与第一选通器U1的第一数据信号输入端电性连接，第二D触发器J1的输出端与第一选通器U1的第二数据信号输入端电性连接，第一选通器U1输出串行信号dout。
所述第四D触发器J3的输出端与第五D触发器J4的数据信号输入端电性连接，第五D触发器J4的输出端与第二选通器U2的第一数据信号输入端电性连接，第三D触发器J2的输出端与第二选通器U2的第二数据信号输入端电性连接，第二选通器U2输出串行延迟信号dout_dly1。
所述第一时钟发生器输出第一时钟clkp，第一时钟clkp分别输入至第一D触发器J0、第四D触发器J3、第五D触发器J4和第二选通器U2的时钟信号输入端。第二时钟发生器输出第二时钟clkn，第二时钟clkn分别输入至第二D触发器J1、第三D触发器J2和第一选通器U1的时钟信号输入端。
其中，所述第一时钟发生器和第二时钟发生器输出的时钟信号频率相同，所述第一选通器U1和第二选通器U2输出的数据信号频率相同。所述第一选通器U1输出的数据信号频率是第一时钟发生器输出的时钟信号频率的两倍。在本实施例中，所述第一时钟发生器输出的时钟信号频率为2.5GHz，第一选通器U1输出的数据信号频率为5GHz。所述第一时钟发生器输出的时钟信号和第二时钟发生器输出的时钟信号相位相差180°。
假定第一并行数据Din0系列为1，3，5，7，…，第二并行数据Din1系列为2，4，6，8，…，第一时钟clkp比第二时钟clkn超出半个时钟周期。2.5GHz的第一并行数据Din0输入至第一D触发器J0，第一D触发器J0输出2.5GHz的第一输出信号D0。2.5GHz的第二并行数据Din1输入至第二D触发器J1，第二D触发器J1输出2.5GHz的第二输出信号D1。第一输出信号D0和第二输出信号D1输入至第一选通器U1，第二时钟clkn信号控制第一选通器U1选择输出第一输出信号D0或第二输出信号D1，当第二时钟clkn信号为低电平时输出第一输出信号D0，当第二时钟clkn信号为高电平时输出第二输出信号D1，最后，第一选通器U1输出5GHz的串行信号dout 1，2，3，4，5，6，7，8，…。
同理，第一并行数据Din0输入至第三D触发器J2，第二并行数据Din1输入至第四D触发器J3，第三D触发器J2输出2.5GHz的第三输出信号D2，第四D触发器J3输出2.5GHz的第四输出信号D3，第五D触发器J4输出2.5GHz的第五输出信号D4，第二选通器U2输出5GHz的串行延迟信号dout_dly1 1，2，3，4，5，6，7，8，…。由于时钟选择和电路连接的不同，第五输出信号D4相对于第二输出信号D1延迟了半个第一时钟周期，第三输出信号D2相对于第一输出信号D0延迟了半个第一时钟周期，因此，第二选通器U2输出的串行延迟信号dout_dly1也相对串行信号dout延迟半个第一时钟周期，从而实现预均衡功能。
本实用新型采用两个时钟，第一时钟clkp和第二时钟clkn的相位相差180°，在D触发器的时钟频率与输出数据的频率不同的前提下实现并串转换，且支持预均衡。
以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。
Claims (10)
1.一种支持预均衡的并串转换电路，其特征在于，包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器，所述第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接，第二时钟发生器的输出端分别与第二D触发器的时钟信号输入端和第一选通器的时钟信号输入端电性连接，所述第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接，所述第一D触发器的数据信号输入端与第一并行数据输出端连接，所述第二D触发器的数据信号输入端与第二并行数据输出端连接。
2.如权利要求1所述的支持预均衡的并串转换电路，其特征在于，所述并串转换电路进一步包括第三D触发器、第四D触发器、第五D触发器和第二选通器，所述第四D触发器的输出端与第五D触发器的数据信号输入端电性连接，第五D触发器的输出端和第三D触发器输出端分别与第二选通器的两个数据信号输入端电性连接。
3.如权利要求2所述的支持预均衡的并串转换电路，其特征在于，所述第一时钟发生器的输出端分别与第四D触发器、第五D触发器和第二选通器的时钟信号输入端电性连接。
4.如权利要求2所述的支持预均衡的并串转换电路，其特征在于，所述第二时钟发生器的输出端与第三D触发器的时钟信号输入端电性连接。
5.如权利要求2所述的支持预均衡的并串转换电路，其特征在于，所述第一并行数据输出端进一步与第三D触发器的数据信号输入端电性连接，第二并行数据输出端进一步与第四D触发器的数据信号输入端电性连接。
6.如权利要求2所述的支持预均衡的并串转换电路，其特征在于，所述第一时钟发生器和第二时钟发生器输出的时钟信号频率相同，所述第一选通器和第二选通器输出的数据信号频率相同。
7.如权利要求6所述的支持预均衡的并串转换电路，其特征在于，所述第一选通器输出的数据信号频率是第一时钟发生器输出的时钟信号频率的两倍。
8.如权利要求7所述的支持预均衡的并串转换电路，其特征在于，所述第一时钟发生器输出的时钟信号频率为2.5GHz，第一选通器输出的数据信号频率为5GHz。
9.如权利要求1所述的支持预均衡的并串转换电路，其特征在于，所述第一时钟发生器和第二时钟发生器输出的时钟信号相位相差180°。
10.如权利要求2所述的支持预均衡的并串转换电路，其特征在于，所述第一选通器和第二选通器均为二选一选通器。
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