CN203590156U - 频率倍增电路 - Google Patents
频率倍增电路 Download PDFInfo
- Publication number
- CN203590156U CN203590156U CN201320545548.5U CN201320545548U CN203590156U CN 203590156 U CN203590156 U CN 203590156U CN 201320545548 U CN201320545548 U CN 201320545548U CN 203590156 U CN203590156 U CN 203590156U
- Authority
- CN
- China
- Prior art keywords
- clock
- module
- leggy
- clock module
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Abstract
本实用新型涉及一种频率倍增电路，具有时钟源模块，所述时钟源模块输出端上并联有多相位可变延迟器、沿比较器和沿检测和输出缓冲模块；所述沿比较器的输出端连接多相位可变延迟器，多相位可变延迟器输出端上并联有多相位延迟0.5T时钟模块、多相位延迟1TE时钟模块、多相位延迟1TL时钟模块和多相位延迟1T时钟模块，所述多相位延迟0.5T时钟模块连接沿检测和输出缓冲模块的输入端，多相位延迟1TE时钟模块、多相位延迟1TL时钟模块和多相位延迟1T时钟模块均连接沿比较器的输入端；所述时钟源模块为晶振输出的等参考时钟。这种频率倍增电路可以实现更多的倍增数，结构比较简单，功耗也比较低。
Description
技术领域
本实用新型涉及一种电路领域，尤其涉及一种频率倍增电路。
背景技术
频率倍增电路指的是一种电路，根据输入的信号，产生两倍频率信号的电路。该频率倍增器可用于锁相环的参考时钟频率的倍增，可降低锁相环的输出和参考时钟的倍增关系，降低输出信号的相位噪声。或者可以降低参考时钟的频率，降低器件和解决方案的成本。可广泛运用在锁相环、射频前端、高速串行数字通信等领域。
现有的技术一般依赖于锁相环产生，但锁相环比较复杂、面积大，功耗高，需要工艺支持。
发明内容
本实用新型所要解决的技术问题是，提供一种结构简单，功耗低的频率倍增电路。
为了解决上述技术问题，本实用新型是通过以下技术方案实现的：一种频率倍增电路，具有时钟源模块，所述时钟源模块输出端上并联有多相位可变延迟器、沿比较器和沿检测和输出缓冲模块；所述沿比较器的输出端连接多相位可变延迟器，多相位可变延迟器输出端上并联有多相位延迟0.5T时钟模块、多相位延迟1TE时钟模块、多相位延迟1TL时钟模块和多相位延迟1T时钟模块，所述多相位延迟0.5T时钟模块连接沿检测和输出缓冲模块的输入端，多相位延迟1TE时钟模块、多相位延迟1TL时钟模块和多相位延迟1T时钟模块均连接沿比较器的输入端。
优选的，所述时钟源模块为晶振输出的等参考时钟。
与现有技术相比，本实用新型的有益之处是：这种频率倍增电路可以实现更多的倍增数，结构比较简单，功耗也比较低。
附图说明：
下面结合附图对本实用新型进一步说明。
图1是本实用新型频率倍增电路结构示意图。
图中：1、时钟源模块；2、多相位可变延迟器；2-1、多相位延迟0.5T时钟模块；2-2、多相位延迟1TE时钟模块；2-3、多相位延迟1TL时钟模块；2-4、多相位延迟1T时钟模块；3、沿比较器；4、沿检测和输出缓冲模块。
具体实施方式：
下面结合附图及具体实施方式对本实用新型进行详细描述：
图1所示一种频率倍增电路，具有时钟源模块1，所述时钟源模块1为晶振输出的等参考时钟或者其他任何需要倍增的时钟，所述时钟源模块1输出端上并联有多相位可变延迟器2、沿比较器3和沿检测和输出缓冲模块4；所述沿比较器3的输出端连接多相位可变延迟器2，多相位可变延迟器2输出端上并联有多相位延迟0.5T时钟模块2-1、多相位延迟1TE时钟模块2-2、多相位延迟1TL时钟模块2-3和多相位延迟1T时钟模块2-4，所述多相位延迟0.5T时钟模块2-1连接沿检测和输出缓冲模块4的输入端，多相位延迟1TE时钟模块2-2、多相位延迟1TL时钟模块2-3和多相位延迟1T时钟模块2-4均连接沿比较器3的输入端。
具体地，时钟源模块1输出经过一个多相位可变延迟器2，产生多相位延迟0.5T时钟模块2-1、多相位延迟1TE时钟模块2-2、多相位延迟1TL时钟模块2-3和多相位延迟1T时钟模块2-4。其中，输入到多相位延迟1T时钟模块2-4间有2N级延迟，输入到多相位延迟0.5T时钟模块2-1间有N级延迟。N由输入频率和多相位可变延迟器2的设计等相关参数决定。
正常工作时，即使输入的时钟占空比不是50%，多相位延迟1T时钟模块2-4将通过一个沿比较器3和可变延迟电路组成的反馈回路来保证它的上升沿和输入的时钟的上升沿一致，因此，多相位延迟0.5T时钟模块2-1的上升沿将发生在输入时钟周期一半的时候，不管输入的时钟的占空比如何。由此保证了输出时钟的频率为输入的时钟频率的两倍。类似同样的做法，可以实现输出时钟的频率为输入的时钟频率的三倍，四倍等。所需要做的，只是将整个延迟电路改为3N或者4N个延迟。同理还可以实现跟多的倍增数。
这种频率倍增电路可以实现更多的倍增数，结构比较简单，功耗也比较低。
需要强调的是：以上仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。
Claims (1)
1.一种频率倍增电路，其特征在于：具有时钟源模块（1），所述时钟源模块（1）输出端上并联有多相位可变延迟器（2）、沿比较器（3）和沿检测和输出缓冲模块（4）；所述沿比较器（3）的输出端连接多相位可变延迟器（2），多相位可变延迟器（2）输出端上并联有多相位延迟0.5T时钟模块（2-1）、多相位延迟1TE时钟模块（2-2）、多相位延迟1TL时钟模块（2-3）和多相位延迟1T时钟模块（2-4），所述多相位延迟0.5T时钟模块（2-1）连接沿检测和输出缓冲模块（4）的输入端，多相位延迟1TE时钟模块（2-2）、多相位延迟1TL时钟模块（2-3）和多相位延迟1T时钟模块（2-4）均连接沿比较器（3）的输入端。
2. 根据权利要求1所述的频率倍增电路，其特征在于：所述时钟源模块（1）为晶振输出的等参考时钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201320545548.5U CN203590156U (zh) | 2013-09-04 | 2013-09-04 | 频率倍增电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201320545548.5U CN203590156U (zh) | 2013-09-04 | 2013-09-04 | 频率倍增电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN203590156U true CN203590156U (zh) | 2014-05-07 |
Family
ID=50588003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201320545548.5U Expired - Fee Related CN203590156U (zh) | 2013-09-04 | 2013-09-04 | 频率倍增电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN203590156U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103490728A (zh) * | 2013-09-04 | 2014-01-01 | 苏州苏尔达信息科技有限公司 | 一种频率倍增电路 |
| CN104767488A (zh) * | 2015-04-29 | 2015-07-08 | 中国科学院微电子研究所 | 一种基于晶体振荡器电路的倍频装置 |
-
2013
- 2013-09-04 CN CN201320545548.5U patent/CN203590156U/zh not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103490728A (zh) * | 2013-09-04 | 2014-01-01 | 苏州苏尔达信息科技有限公司 | 一种频率倍增电路 |
| CN104767488A (zh) * | 2015-04-29 | 2015-07-08 | 中国科学院微电子研究所 | 一种基于晶体振荡器电路的倍频装置 |
| CN104767488B (zh) * | 2015-04-29 | 2017-12-19 | 中国科学院微电子研究所 | 一种基于晶体振荡器电路的倍频装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2012003480A3 (en) | Parallel path frequency divider circuit | |
| CN104104377A (zh) | 时钟门控电路 | |
| CN103546151A (zh) | 一种高速延迟锁相环 | |
| CN203590156U (zh) | 频率倍增电路 | |
| CN207147640U (zh) | 一种用于单光子探测的窄脉冲生成电路 | |
| CN102055466A (zh) | 多相位信号产生装置 | |
| CN201122939Y (zh) | 低功耗无交叠四相时钟电路 | |
| CN104184456B (zh) | 用于io接口的低频多相位差分时钟树型高速低功耗串行器 | |
| CN202903965U (zh) | 一种用于d类功放芯片的破音检测电路 | |
| CN103490728A (zh) | 一种频率倍增电路 | |
| CN101938277B (zh) | 倍频系统及实现倍频的方法 | |
| CN202617096U (zh) | 一种基于单片机的低频信号的数字倍频电路 | |
| CN105610413B (zh) | 一种占空比矫正电路及增大输入时钟范围的方法 | |
| CN203563053U (zh) | 一种高速延迟锁相环 | |
| CN103312339B (zh) | 一种支持预均衡的并串转换电路 | |
| CN103684473A (zh) | 基于fpga的高速串并转换电路 | |
| CN104917517A (zh) | 用于实现低功耗、宽测量范围时间数字转换器的节能电路 | |
| CN203119852U (zh) | 一种脉冲产生电路 | |
| CN106658675A (zh) | 一种获取同步时钟信号的装置、方法以及无线通信系统 | |
| CN207560242U (zh) | 车载以太网avb同步时钟发生器 | |
| CN202840497U (zh) | 一种静电防护电路 | |
| CN102916700B (zh) | 数据传输装置及方法 | |
| CN204480671U (zh) | 一种抗噪声的延迟计数器 | |
| CN205407760U (zh) | 一种占空比矫正电路 | |
| CN203800047U (zh) | 一种芯片中添加电容的分布结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20140507 Termination date: 20140904 |
|
| EXPY | Termination of patent right or utility model |