CN203117620U - Tft阵列基板及显示装置 - Google Patents

Tft阵列基板及显示装置 Download PDF

Info

Publication number
CN203117620U
CN203117620U CN 201320125871 CN201320125871U CN203117620U CN 203117620 U CN203117620 U CN 203117620U CN 201320125871 CN201320125871 CN 201320125871 CN 201320125871 U CN201320125871 U CN 201320125871U CN 203117620 U CN203117620 U CN 203117620U
Authority
CN
China
Prior art keywords
via hole
signal wire
layer
array substrate
grid line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN 201320125871
Other languages
English (en)
Inventor
郭建
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Original Assignee
Beijing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing BOE Optoelectronics Technology Co Ltd filed Critical Beijing BOE Optoelectronics Technology Co Ltd
Priority to CN 201320125871 priority Critical patent/CN203117620U/zh
Application granted granted Critical
Publication of CN203117620U publication Critical patent/CN203117620U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

本实用新型公开了一种TFT阵列基板及显示装置，以解决现有技术中过多使用掩膜板的问题。本实用新型提供的TFT阵列基板包括：栅线、栅电极、栅绝缘层、有源层、源漏电极、残余半导体层、信号线和形成在信号线和残余半导体层上的过孔，该过孔的侧壁使栅绝缘层、信号线和残余半导体层的侧断面暴露，底面使栅线表面暴露，并且过孔内形成有使信号线与栅线电性连接的搭接导电层。本实用新型中可采用一次构图工艺形成位于栅电极上方的有源层、源极和漏极，以及位于栅线上方的残余半导体层和覆盖残余半导体层的信号线，能够减少掩膜板的使用。

Description

TFT阵列基板及显示装置
技术领域
本实用新型涉及显示器制作领域，尤其涉及一种TFT阵列基板及显示装置。
背景技术
薄膜晶体管液晶显示器（Thin Film Transistor Liquid Crystal Display，简称TFT-LCD）的主体结构包括对盒在一起并将液晶夹设其间的阵列基板和彩膜基板，阵列基板上形成有栅线、数据线以及以矩阵方式排列的薄膜晶体管和像素电极等。
如图1所示为现有的TFT阵列基板制作流程图，包括：
步骤S101：形成栅电极1和栅线2。
在基板上沉积栅极金属材料，并利用掩膜板刻蚀形成栅电极1和栅线2，如图2A所示。
步骤S102：形成栅绝缘层3和有源层4。
在栅电极1和栅线2之上沉积形成栅绝缘层3，并在栅绝缘层3上沉积半导体层，并利用掩膜板刻蚀形成位于栅电极1上方的有源层4，如图2B所示。
步骤S103：形成像素电极6。
在有源层4上方沉积透明导电薄膜并利用掩膜板对该透明导电薄膜进行图案化处理，形成像素电极6，如图2C所示。
步骤S104：形成电性连接栅线与信号线的栅过孔9。
利用掩膜板，在栅绝缘层3对应待形成信号线的位置处进行打孔，形成栅过孔9，以使后续形成的信号线通过该栅过孔9与栅线2电性连接，如图2D所示。
步骤S105：沉积金属层，形成信号线5和源极51、漏极52。
在形成有栅过孔9的栅绝缘层上方沉积金属层，并利用掩膜板形成位于栅电极1和有源层4之上的源极51和漏极52，并且漏极52与像素电极6连接，在形成源漏极的同时还需要形成位于栅线2上方的信号线5，并且信号线5通过栅过孔9与栅线2电性连接，如图2E所示。
步骤S106：在源漏电极层上形成钝化层7，并利用掩膜板对钝化层7进行图案化处理，形成连接公共电极与信号线的钝化层过孔10，如图2F所示。
步骤S107：在钝化层7上沉积公共电极层，并利用掩膜板进行图案化处理，形成公共电极8，并使公共电极8通过钝化层过孔10与信号线5电性连通，从而使得栅线2、信号线5与公共电极8实现互联，如图2G所示。
现有的上述TFT阵列基板制作方法，通过在栅绝缘层上打孔然后沉积金属层，使得栅线和信号线实现电性连接，随后再进行源漏极、钝化层等的构图工艺，需要使用七次掩膜板进行图案化处理，而过多的使用掩膜板，将会严重影响产出，使得成本增加和工艺复杂，并且还会导致良率降低。
实用新型内容
本实用新型的目的是提供一种TFT阵列基板及显示装置，以解决现有技术中过多使用掩膜板的问题。
本实用新型的目的是通过以下技术方案实现的：
本实用新型一方面提供了一种TFT阵列基板，包括：
形成在基板上的栅线和栅电极；
覆盖所述栅线和所述栅电极的栅绝缘层；
形成在所述栅绝缘层上并位于所述栅电极上方的有源层、源极和漏极；
形成在所述栅绝缘层上并位于所述栅线上方的残余半导体层，以及覆盖所述残余半导体层的信号线；
形成在所述信号线和残余半导体层上的过孔，所述过孔的侧壁使所述栅绝缘层、信号线和所述残余半导体层的侧断面暴露，所述过孔的底面使所述栅线表面暴露；
所述过孔内形成有使所述信号线与所述栅线电性连接的搭接导电层。
本实用新型另一方面还提供了一种显示装置，该显示装置包括上述TFT阵列基板。
本实用新型提供的TFT阵列基板及显示装置，TFT阵列基板包括：栅线、栅电极、栅绝缘层、有源层、源漏电极、残余半导体层、覆盖残余半导体层的信号线和形成在信号线和残余半导体层上的过孔，该过孔的侧壁使栅绝缘层、信号线和残余半导体层的侧断面暴露，底面使栅线表面暴露，并且过孔内形成有使信号线与栅线电性连接的搭接导电层，即本实用新型提供的TFT阵列基板不仅能够实现信号线与栅线的电性连接，而且可采用一次构图工艺，同时对半导体层和金属层进行刻蚀，能够减少掩膜板的使用。
附图说明
图1为现有技术中TFT阵列基板制作方法流程图；
图2A-图2G为现有技术中阵列基板形成过程的结构示意图；
图3为本实用新型提供的TFT阵列基板制作方法流程图；
图4A-图4F为本实用新型中阵列基板形成过程的结构示意图。
具体实施方式
本实用新型提供的TFT阵列基板及显示装置，对金属层和半导体层可采用同一掩膜板进行一次构图工艺，形成有源层以及覆盖残余半导体层的信号线，并形成侧壁暴露信号线和残余半导体层的侧断面，底面暴露栅线表面的过孔，然后在过孔内形成电性连接信号线和栅线的搭接导电层，不仅能够实现信号线与栅线的电性连接，而且能够减少掩膜板的使用。
实施例一
本实用新型实施例一提供的TFT阵列基板制作方法，首先在基板上形成栅电极1和栅线2，并在栅线2和栅电极1上方形成栅绝缘层3；然后在栅绝缘层3上方依次沉积半导体层和金属层，并对半导体层和金属层采用同一掩膜板进行一次构图工艺形成位于栅电极1上方的有源层4和源极51和漏极52，以及位于栅线2上方并覆盖残余半导体层401的信号线5；再对信号线5、位于信号线下方的残余半导体层401以及栅绝缘层3进行过孔工艺，形成过孔11，并使过孔11的侧壁暴露信号线5的侧断面和半导体层401的侧断面，底面暴露栅线2的表面；最后在过孔11位置处形成使信号线5与栅线2电性连接的搭接导电层。
本实用新型实施例中，对金属层和半导体层可采用同一掩膜板进行一次构图工艺，形成有源层以及覆盖残余半导体层的信号线，并形成侧壁暴露信号线和残余半导体层的侧断面，底面暴露栅线表面的过孔，然后在过孔内形成电性连接信号线和栅线的搭接导电层，不仅能够实现信号线与栅线的电性连接，而且能够减少掩膜板的使用。
实施例二
本实用新型实施例二将结合实际应用对实施例一中上述TFT阵列基板制作方法进行详细说明，当然并不引以为限，本实用新型实施例二中TFT阵列基板的制作流程如图3所示，包括：
步骤S301：采用第一掩膜板进行第一次构图工艺，形成栅电极1和栅线2。
具体的，本实用新型实施例中在基板上采用磁控溅射或热蒸发方法沉积栅极金属薄膜后，可利用第一掩膜板进行第一次构图工艺，形成栅电极1和栅线2，如图4A所示。
步骤S302：在步骤S301完成的构图工艺的基础上，依次沉积栅绝缘层、半导体层和金属层。
具体的，本实用新型实施例中可采用等离子体增强化学气象沉积方法，在栅电极1和栅线2上沉积形成栅绝缘层3，然后在栅绝缘层3上沉积半导体层，本实用新型实施例中此时并不对半导体层进行构图工艺，而是直接采用磁控溅射或热蒸发方法沉积金属层，然后转入步骤S303。
步骤S303：采用第二掩膜板进行第二次构图工艺，形成有源层4、源极51、漏极52和信号线5。
具体的，本实用新型实施例中在一次构图工艺中，形成位于栅电极1上方的有源层4、源极51和漏极52，并同时在栅线2上方形成信号线5，本实用新型实施例中由于采用同一掩膜板对半导体层和金属层进行一次构图工艺，因此本实用新型实施例中在信号线5、源极51和漏极52下方都会保留有刻蚀后的部分半导体层，有源层4本身就需要位于源极51和漏极52下方并接触。而本实用新型实施例中与现有技术不同的是，信号线5也会覆盖部分半导体层，本实用新型实施例将这部分的半导体层称为残余半导体层401。
步骤S304：采用第三掩膜板进行第三次构图工艺，形成侧壁暴露信号线5的侧断面和残余半导体层401的侧断面，底面暴露栅线2的过孔11。
具体的，本实用新型实施例中需对信号线5、残余半导体层401以及栅绝缘层3进行构图工艺，形成过孔11，并使过孔11的侧壁暴露信号线5的侧断面和残余半导体401的侧断面，底面暴露栅线2的上表面，以使后续能够电性联通栅线2和信号线5。
优选的，本实用新型实施例中可在第二次构图工艺形成有源层4、源漏极51和信号线5的同时，在预形成过孔的位置处形成一侧壁暴露信号线5的侧断面和半导体层401的侧断面，底面暴露栅绝缘层3表面的容置空间110，如图4B所示；然后在容置空间110暴露位置处的栅绝缘层进行第三次构图工艺，形成一底面暴露栅线2表面的栅过孔9，如图4C所示，容置空间110和栅过孔9一起组成过孔11。
采用上述优选的实施方式，使得后续形成栅过孔9的过程是直接对栅绝缘层3进行单一膜层的构图工艺，更精确控制过孔的尺寸和工艺均匀性。
步骤S305：采用第四掩膜板进行第四次构图工艺，形成像素电极6，同时形成电性连接信号线5与栅线2的搭接导电层12。
优选地，本实用新型实施例中搭接导电层12采用与形成像素电极6相同的导电材料，在形成像素电极6的同时形成该搭接导电层12。具体的，可在完成上述步骤的阵列基板上沉积透明导电薄膜，利用第四掩膜板进行第四次构图工艺，形成与漏极连接的像素电极的同时，形成电性连接信号线5和栅线2的搭接导电层12，如图4D所示。
具体的，形成像素电极6和搭接导电层12的透明导电薄膜可以由ITO（Indium Tin Oxide，氧化铟锡）、IZO（Indium Zinc Oxide，氧化铟锌）等金属氧化物中的一种或多种构成。
具体的，本实用新型实施例中可也可采用仅在过孔内沉积导电薄膜，使过孔侧壁暴露出的信号线5和底面暴露出的栅线2电性导通，而无需增加掩膜板使用。当然本实用新型实施例还可在信号线5的上方以及过孔内均沉积导电薄膜，形成电性连接信号线5和栅线2的搭接导电层12，使二者之间的电性连接更稳定。
步骤S306：采用第五掩膜板进行第五次构图工艺，形成包含有钝化层过孔10的钝化层7。
具体的，本实用新型实施例中可在完成上述构图工艺的基础上，沉积一层钝化层，并通过第五掩膜板通过构图工艺形成包括钝化层过孔10图形的钝化层7，本实用新型实施例中钝化层过孔10位于信号线5对应位置上方，并且底面暴露出信号线5的表面，如图4E所示。
步骤S307：通过第六掩膜板进行第六次构图工艺，形成公共电极8于钝化层7之上，公共电极8与信号线5通过钝化层过孔10电性连接，如图4F所示。
本实用新型实施例中上述形成TFT阵列基板的方法，首先进行栅线和栅电极的构图工艺，然后进行栅绝缘层、半导体层和金属层的沉积，并利用同一掩膜板进行构图工艺形成有源层和信号线等，减少了掩膜板的使用。
进一步的，本实用新型实施例中在现有技术中需要形成栅过孔的位置处，先形成侧壁暴露有源层和信号线、底面暴露栅绝缘层的过孔，然后对栅绝缘层进行单膜层过孔工艺形成底面暴露栅线的过孔，在保留现有的单膜层刻蚀的工艺基础上，实现掩膜板数量的减少，并能够实现信号线和栅线的连通。同时，本实用新型实施例中在形成像素电极的同时形成与其位于同一层的搭接导电层，还可在减少掩膜板数量的同时，减少制作工艺步骤。
实施例三
本实用新型实施例三还提供了一种应用上述实施例的制作方法制作的TFT阵列基板，该TFT阵列基板包括：形成在基板上的栅线2和栅电极1；覆盖栅线2和栅电极1的栅绝缘层3；形成在栅绝缘层3上并位于栅电极2上方的有源层4和源极51和漏极52；形成在栅绝缘层3上并位于栅线上方的残余半导体层401，以及覆盖残余半导体层401的信号线5；并且信号线5、半导体层401以及栅绝缘层3上还具有侧壁暴露信号线5的侧断面和半导体层401的侧断面，底面暴露栅线2表面的过孔11；过孔11内形成有使信号线5与栅线2电性连接的搭接导电层12。
优选的，本实用新型实施例中过孔11可包括容置空间110和栅过孔9，具体的容置空间110由信号线5和半导体层401通过构图工艺形成，并且侧壁暴露信号线5和半导体层401，底面暴露栅绝缘层3表面；栅过孔9由栅绝缘层3通过过孔工艺形成，并且底面暴露栅线2表面。
进一步优选的，本实用新型实施例中搭接导电层12为部分位于过孔11内以及部分位于信号线5上方的金属薄膜。
优选的，本实用新型实施例中TFT阵列基板还包括与漏极相连的像素电极6，且搭接导电层12与像素电极6位于同一层。
进一步优选的，本实用新型实施例还包括形成于像素电极、搭接导电层和信号线等之上的钝化层；钝化层上对应信号线5的位置处，具有底面暴露出信号线5表面的钝化层过孔10；以及通过钝化层过孔10与信号线5电性连接的公共电极8。
本实用新型实施例涉及的TFT阵列基板的结构示意图，可参阅图4F。
本实用新型实施例提供的TFT阵列基板，位于栅线上方的信号线下方具有残余半导体层，因此在制作过程中，可采用同一掩膜板进行一次构图工艺形成有源层、源极、漏极和信号线，减少掩膜板的使用，提升产品产能。
实施例四
本实用新型实施例四还提供了一种显示装置，该显示装置包括实施例三中的TFT阵列基板，并且除该TFT阵列基板结构与现有显示装置的TFT阵列基板不同以外，其他与现有技术相同，在此不再赘述。
本实用新型实施例四提供的显示装置中包括的阵列基板，位于栅线上方的信号线下方具有残余半导体层，因此在制作过程中，可采用同一掩膜板进行一次构图工艺形成有源层、源极、漏极和信号线，减少掩膜板的使用，提升产品产能。
显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (6)

1.一种TFT阵列基板，其特征在于，包括：
形成在基板上的栅线和栅电极；
覆盖所述栅线和所述栅电极的栅绝缘层；
形成在所述栅绝缘层上并位于所述栅电极上方的有源层、源极和漏极；
形成在所述栅绝缘层上并位于所述栅线上方的残余半导体层，以及覆盖所述残余半导体层的信号线；
形成在所述信号线和残余半导体层上的过孔，所述过孔的侧壁使所述栅绝缘层、信号线和所述残余半导体层的侧断面暴露，所述过孔的底面使所述栅线表面暴露；
所述过孔内形成有使所述信号线与所述栅线电性连接的搭接导电层。
2.如权利要求1所述的TFT阵列基板，其特征在于，所述过孔包括：
暴露所述信号线和所述残余半导体层的侧断面，并暴露栅绝缘层表面的容置空间；和
由所述栅绝缘层通过过孔工艺形成，并暴露所述栅线表面的栅过孔。
3.如权利要求1或2所述的TFT阵列基板，其特征在于，所述搭接导电层为部分位于所述过孔内以及部分位于所述信号线上方的导电薄膜。
4.如权利要求3所述的TFT阵列基板，其特征在于，该TFT阵列基板还包括与漏极相连的像素电极，且所述搭接导电层与所述像素电极位于同一层。
5.如权利要求4所述的TFT阵列基板，其特征在于，该TFT阵列基板还包括：
钝化层；
所述钝化层上对应所述信号线的位置处，具有底面暴露出所述信号线表面的钝化层过孔；以及
通过所述钝化层过孔与所述信号线电性连接的公共电极。
6.一种显示装置，其特征在于，包括如权利要求1-5任一项所述的TFT阵列基板。
CN 201320125871 2013-03-19 2013-03-19 Tft阵列基板及显示装置 Expired - Lifetime CN203117620U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201320125871 CN203117620U (zh) 2013-03-19 2013-03-19 Tft阵列基板及显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201320125871 CN203117620U (zh) 2013-03-19 2013-03-19 Tft阵列基板及显示装置

Publications (1)

Publication Number Publication Date
CN203117620U true CN203117620U (zh) 2013-08-07

Family

ID=48897950

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201320125871 Expired - Lifetime CN203117620U (zh) 2013-03-19 2013-03-19 Tft阵列基板及显示装置

Country Status (1)

Country Link
CN (1) CN203117620U (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219284A (zh) * 2013-03-19 2013-07-24 北京京东方光电科技有限公司 Tft阵列基板、tft阵列基板的制作方法及显示装置
CN104332473A (zh) * 2014-08-29 2015-02-04 京东方科技集团股份有限公司 一种阵列基板、其制备方法、显示面板和显示装置
CN104538413A (zh) * 2015-02-03 2015-04-22 重庆京东方光电科技有限公司 阵列基板及其制作方法、显示装置
CN105047722A (zh) * 2015-08-19 2015-11-11 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示面板

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219284A (zh) * 2013-03-19 2013-07-24 北京京东方光电科技有限公司 Tft阵列基板、tft阵列基板的制作方法及显示装置
US9929183B2 (en) 2013-03-19 2018-03-27 Boe Technology Group Co., Ltd. Array substrate, manufacturing method of array substrate and display device
CN104332473A (zh) * 2014-08-29 2015-02-04 京东方科技集团股份有限公司 一种阵列基板、其制备方法、显示面板和显示装置
WO2016029564A1 (zh) * 2014-08-29 2016-03-03 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板和显示装置
US9893091B2 (en) 2014-08-29 2018-02-13 Boe Technology Group Co., Ltd. Array substrate and fabricating method thereof, display panel and display apparatus
CN104538413A (zh) * 2015-02-03 2015-04-22 重庆京东方光电科技有限公司 阵列基板及其制作方法、显示装置
CN104538413B (zh) * 2015-02-03 2018-03-23 重庆京东方光电科技有限公司 阵列基板及其制作方法、显示装置
CN105047722A (zh) * 2015-08-19 2015-11-11 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示面板
US10192894B2 (en) 2015-08-19 2019-01-29 Boe Technology Group Co., Ltd. Thin film transistor and method of manufacturing the same, array substrate and display panel

Similar Documents

Publication Publication Date Title
CN103219284B (zh) Tft阵列基板、tft阵列基板的制作方法及显示装置
CN102955312B (zh) 一种阵列基板及其制作方法、显示装置
CN103928406B (zh) 阵列基板的制备方法、阵列基板、显示装置
CN101957529B (zh) Ffs型tft-lcd阵列基板及其制造方法
CN104393000B (zh) 一种阵列基板及其制作方法、显示装置
CN103268878B (zh) Tft阵列基板、tft阵列基板的制作方法及显示装置
CN103236440B (zh) 薄膜晶体管、阵列基板及其制造方法、显示装置
CN103700628B (zh) 阵列基板制作方法、阵列基板及显示装置
CN103018977B (zh) 一种阵列基板及其制造方法
CN106783737A (zh) 阵列基板及其制造方法、显示面板、显示装置
CN104090401B (zh) 阵列基板及其制备方法、显示装置
CN102023432A (zh) Ffs型tft-lcd阵列基板及其制造方法
CN203117620U (zh) Tft阵列基板及显示装置
CN105047723A (zh) 一种薄膜晶体管、其制作方法、阵列基板及显示装置
CN103915444A (zh) 一种阵列基板及其制备方法、液晶显示面板
CN102969311B (zh) 阵列基板及其制作方法、显示装置
CN204028524U (zh) 显示基板及显示装置
CN105552028A (zh) 阵列基板及其制作方法、显示面板及显示装置
CN109712993A (zh) 阵列基板及制造方法及显示装置
CN102629578B (zh) 一种tft阵列基板及其制造方法和显示装置
CN103915451A (zh) 一种阵列基板及其制造方法、显示装置
CN106373967B (zh) 阵列基板及其制备方法、显示装置
CN103235456B (zh) 阵列基板及其制造方法和显示装置
CN104779203A (zh) 一种阵列基板及其制造方法、显示装置
CN103700668B (zh) 一种阵列基板及其制备方法和显示装置

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: BEIJING BOE PHOTOELECTRICITY SCIENCE + TECHNOLOGY

Effective date: 20150710

Owner name: JINGDONGFANG SCIENCE AND TECHNOLOGY GROUP CO., LTD

Free format text: FORMER OWNER: BEIJING BOE PHOTOELECTRICITY SCIENCE + TECHNOLOGY CO., LTD.

Effective date: 20150710

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150710

Address after: 100015 Jiuxianqiao Road, Beijing, No. 10, No.

Patentee after: BOE TECHNOLOGY GROUP Co.,Ltd.

Patentee after: BEIJING BOE OPTOELECTRONICS TECHNOLOGY Co.,Ltd.

Address before: 100176 Beijing city in Western Daxing District economic and Technological Development Zone, Road No. 8

Patentee before: BEIJING BOE OPTOELECTRONICS TECHNOLOGY Co.,Ltd.

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20130807