CN202616219U - 高压bcd工艺中高压器件的隔离结构 - Google Patents

Abstract

本实用新型提供了一种高压BCD工艺中高压器件的隔离结构，包括：具有第一掺杂类型的半导体衬底；具有第二掺杂类型的外延层，位于所述半导体衬底上，所述第一掺杂类型和第二掺杂类型相反；具有第一掺杂类型的隔离区，贯穿所述外延层并延伸至所述半导体衬底内，所述隔离区的掺杂浓度与所述外延层的掺杂浓度为同一数量级；场氧化层，位于所述隔离区上。本实用新型能够使BCD高压器件所在外延岛得到有效隔离，提高BCD工艺中高压器件的击穿电压，而且在最小场氧化层的厚度下，使高压器件铝布线和硅表面的寄生开启电压可以达到1200V以上，从而改善整个高压BCD工艺硅表面氧化层台阶的平坦度，提高产品的可靠性。

Description

高压BCD工艺中高压器件的隔离结构

技术领域

本实用新型涉及一种高压BCD工艺中高压器件的隔离结构，尤其涉及一种1200V量级的高压BCD工艺中高压器件的隔离结构。

背景技术

BCD工艺是一种单片集成工艺技术，这种技术能够在同一芯片上制作Bipolar、CMOS和DMOS器件，简称为BCD工艺。由于BCD工艺综合了以上三种器件各自的优点，这使BCD工艺成为集成电路的主流工艺技术。BCD工艺技术已经发展了多年，有许多成熟的工艺方案。BCD工艺可以对于不同的电路选择不同的器件来达到相应电子电路器件的最优化，实现整个电路的低功耗、高集成度、高速度、高驱动能力的要求。BCD工艺是电源管理、显示驱动、汽车电子等IC制造工艺的上佳选择，具有广阔的市场前景。

随着国家节能降耗力度的加大，大功率半导体分立器件产业保持着持续、快速、稳定的发展，产业规模不断壮大，以高压集成电路为核心高压功率开关器件的电力电子功率模块和组件获得了越来越广泛的应用，现正沿着高电压、高功率、高密度三个不同研究方向发展。其中应用于三相交流380V或440V、480V供电的变频电机驱动回路中的高压集成电路，就是采用1200V高压BCD工艺产品。对于1200V高电压BCD工艺，除了关键的1200V高压LDMOS器件的开发外，还必须开发具有能使这些高压器件所在外延岛能得到有效隔离的隔离结构，同时，还必须考虑到这些高压器件铝布线上的高压对硅表面所引起的寄生效应，如1200V器件铝布线和硅表面的寄生开启电压也必须大于1200V。

实用新型内容

本实用新型要解决的技术问题是提供一种高压BCD工艺中高压器件的隔离结构，使BCD高压器件所在外延岛能得到有效隔离，并提高BCD工艺中高压器件如LDMOS晶体管等器件的击穿电压，而且在最小场氧化层的厚度下，使高压器件铝布线和硅表面的寄生开启电压可以达到1200V以上，从而改善整个高压BCD工艺硅表面氧化层台阶的平坦度，提高产品的可靠性。

为解决上述技术问题，本实用新型提供了一种高压BCD工艺中高压器件的隔离结构，包括：

具有第一掺杂类型的半导体衬底；

具有第二掺杂类型的外延层，位于所述半导体衬底上，所述第一掺杂类型和第二掺杂类型相反；

具有第一掺杂类型的隔离区，贯穿所述外延层并延伸至所述半导体衬底内，所述隔离区的掺杂浓度与所述外延层的掺杂浓度为同一数量级；

场氧化层，位于所述隔离区上。

可选地，所述高压器件在击穿时所述隔离区和所述高压器件所在的外延岛电荷完全耗尽，所述外延岛指的是相邻隔离区之间的外延层。

可选地，所述场氧化层的厚度为

可选地，所述外延层为叠层结构。

可选地，所述外延层为2层的叠层结构，包括相叠的第一外延层和第二外延层。

可选地，所述第一外延层的厚度为3.0~15.0μm，电阻率为1.0~10Ω·cm；所述第二外延层的厚度为3.0~15.0μm，电阻率为1.0~4.0Ω·cm。

可选地，所述第一掺杂类型为P型，第二掺杂类型为N型。

可选地，所述隔离结构还包括：

具有第一掺杂类型的隔离表面区，位于所述场氧化层下的外延层表面。

与现有技术相比，本实用新型具有以下优点：

本实用新型实施例的高压BCD工艺中高压器件的隔离结构中，隔离区的掺杂浓度与外延层的掺杂浓度为同一数量级，使得隔离区之间的外延岛的浓度与隔离区接近平衡状态，在器件高压击穿时隔离区和高压器件所在的外延岛电荷接近完全耗尽，使得外延岛上的高压器件击穿点发生在纵向外延结面上，因此可以提高诸如LDMOS晶体管等器件的击穿电压。

进一步地，本实用新型实施例中的隔离区的掺杂浓度比常规隔离结浓度低，载流子浓度相应也较低，而且在器件高压击穿时隔离区中的电荷接近耗尽，由MOS电容CV理论可知，当载流子浓度较小时，在相同开启电压下，MOS电容的氧化层厚度较薄，例如在1200V量级高压BCD工艺中，高压器件铝布线下的场氧化层厚度可以较小，隔离结构仍然能够承受1200V的寄生击穿耐压，从而改善整个高压BCD工艺硅表面氧化层台阶的平坦度，提高产品的可靠性。

另外，本实用新型实施例中的隔离结构在纵向分多次形成，由位于半导体衬底中的埋层、多个外延层中的隔离区域相接而成，可以减小隔离区的横向扩散尺寸，节省版图面积。此外，对于P型掺杂的隔离区，在场氧化层下方还可以形成P型掺杂的隔离表面区，防止在形成场氧化层时的吸硼作用使得隔离结构的表面杂质浓度降低而导致隔离结构的漏电现象。

附图说明

图1是本实用新型实施例的高压BCD工艺中高压器件的隔离结构的制造方法的流程示意图；

图2至图8是本实用新型实施例的高压BCD工艺中高压器件的隔离结构的制造方法中各步骤对应的剖面结构示意图。

具体实施方式

下面结合具体实施例和附图对本实用新型作进一步说明，但不应以此限制本实用新型的保护范围。

图1示出了本实施例的高压BCD工艺中高压器件的隔离结构的制造方法的流程示意图，包括：

步骤S11，提供具有第一掺杂类型的半导体衬底；

步骤S12，在所述半导体层上形成具有第二掺杂类型的外延层，并在所述外延层中形成具有第一掺杂类型的隔离区，所述隔离层贯穿所述外延层并延伸至所述半导体衬底内，所述隔离区的掺杂浓度与所述外延层的掺杂浓度为同一数量级，所述第一掺杂类型与第二掺杂类型相反；

步骤S13，在所述隔离区上形成场氧化层。

其中第一掺杂类型是P型和N型掺杂中的一种，第二掺杂类型为P型和N型中的另一种，本实施例中第一掺杂类型为P型，第二掺杂类型为N型，但本领域技术人员应当理解，上述两种掺杂类型可以互换。

下面结合图1和图2至图8对本实施例的高压BCD工艺中高压器件的隔离结构的制造方法进行详细说明。

首先参考图2，提供P型掺杂的半导体衬底10，在其中形成P型掺杂的第一埋层12和N型掺杂的第二埋层11。

其中，半导体衬底10例如可以是<100>晶向的硅衬底，电阻率为10~300Ω·cm，初始氧化的氧化层厚度为0.2~0.6μ米之间可选。

第一埋层12和第二埋层11的形成过程可以包括：用光刻版定位出N型掺杂的第二埋层11的区域，之后进行离子注入，注入离子例如可以为锑离子，注入能量为60KeV，剂量在1E15~2E15/cm²之间可选，之后进行退火，退火温度为1200~1250℃之间可选，时间在0.5~2H之间可选；用光刻版定位出P型掺杂的第一埋层12的区域，之后进行离子注入，注入离子例如可以是硼离子，注入能量为60~100KeV，剂量在1E12~1E14/cm²之间可选，之后进行退火，退火温度为1000~1100℃之间可选，时间在0.5~2H之间可选。其中，P型掺杂的第一埋层12作为隔离区的第一层。

参考图3，在半导体衬底10上生长N型掺杂的第一外延层13，覆盖第一埋层12和第二埋层11。具体包括：在形成第一外延层13之前，可以用1：10~1：20的HF酸进行清洗，然后生长第一外延层13，其厚度为3.0~15.0μm，电阻率为1.0~10Ω·cm。

参考图4，对第一外延层13进行离子注入，形成P型掺杂的第一隔离区14，作为隔离区的第二层。具体包括：生长薄氧化层，厚度为

至

之间可选；之后使用光刻版定位第一隔离区14并进行离子注入，注入的离子例如可以是硼离子，注入能量为60～～100KeV，剂量为1E12~1E14/cm²，之后进行退火，退火温度为1000~1100℃之间可选，时间为0.5~2H之间可选。

参考图5，在第一外延层13上生长N型掺杂的第二外延层15。具体可以包括：在生长第二外延层15之前，使用1：10~1:20的HF酸进行清洗，然后使用外延生长等方法生长第二外延层15，其厚度为3.0~15.0μm，电阻率为1.0~4.0Ω·cm。

参考图6，对第二外延层15进行离子注入，在其中形成P型掺杂的第二隔离区16，作为隔离区的第三层。具体可以包括：生长薄氧化层，厚度为

之间可选；之后用光刻版定位第二隔离区16的区域并进行离子注入，注入的离子例如可以是硼离子，注入能量为60~100KeV，剂量为1E12~1E14/cm²可选，之后进行退火，退火温度为1000~1100℃之间可选，时间在0.5~2H之间可选，然后继续在温度为1200℃的氮气和氧气气氛下各退火2~8H，使得第二隔离区16、第一隔离区14扩散相接形成隔离区并与第一埋层12接触。退火推结后的隔离区（包括第一隔离区14、第二隔离区16）的掺杂浓度与第一外延层13和第二外延层15为同一数量级。

参考图7，在第二外延层15上生长垫氧化层（其材料可以是SiO₂）101，在垫氧化层101上形成选择氧化介质层（其材料可以是SiN）102，垫氧化层101的厚度为

之间可选，选择氧化介质层102的厚度为

之间可选；之后使用有源区光刻版定位氧化区，并用干法刻蚀等方法刻蚀出选择氧化区。

之后使用隔离掩模板进行光刻，用光刻胶和选择氧化介质层102作为掩蔽层，对第二外延层15表面进行离子注入，形成P型掺杂的隔离表面区17，注入离子可以是硼离子，注入能量为25~50KeV，剂量为5E13~5E14/cm²。其中，隔离表面区17可以作为隔离区的第四层。

之后参考图8，在隔离表面区17上形成场氧化层18，其形成方法可以是硅的选择氧化（LOCOS），其厚度为

同时也完成隔离表面区17的注入的退火。

需要说明的是，本实施例中，第一隔离区14、第二隔离区16都是P型掺杂的，为了防止形成场氧化层18的吸硼作用使得隔离结构的表面掺杂浓度减小，可以在场氧化层18下方形成隔离表面区17，以加大其掺杂浓度。如果第一隔离区14、第二隔离区16选用N型掺杂的，则无需形成隔离表面区17，在第二隔离区16上直接形成场氧化层18即可。

之后，可以按照常规BCD工艺流程继续制作器件，例如LDMOS晶体管等。

至此，本实施例中所形成的隔离结构如图8所示，包括：P型掺杂的衬底；N型掺杂的外延层（本实施例中包括相叠的第一外延层13和第二外延层15），位于半导体衬底10上；P型掺杂的隔离区（本实施例中包括隔离表面区17、第二隔离区16、第一隔离区14、第一埋层12），贯穿整个外延层并延伸至半导体衬底10内，该隔离区的掺杂浓度与外延层的掺杂浓度为同一数量级；场氧化层18，位于隔离区上，本实施例中具体位于隔离表面区17之上。

在高压器件击穿时，隔离区和高压器件所在的外延岛电荷完全耗尽，其中外延岛指的是相邻隔离区之间的外延层。需要说明的是，电荷完全耗尽包括在误差允许范围内的接近耗尽的情况。

在本实施例中，第一外延层13和第二外延层15共同组成了叠层的外延层，并且在半导体衬底内形成了第一埋层12，在形成每一外延层之后在其中进行离子注入形成相应的隔离区域，之后经过退火推结扩散，使得每一外延层中的隔离区域以及第一埋层12相接后形成完整的隔离区。但是，本领域技术人员应当理解，外延层中叠层的数量并不限于2层，例如也可以是1层、3层等。

本实施例的技术方案可以实现1200V量级的LDMOS晶体管和1200V量级高压到集成的隔离结构，适用于1200V以上的高压BCD工艺。其中隔离区通过两次外延、两次离子注入来形成，可以减小横向扩散尺寸，节省版图面积，同时隔离表面区的形成可以防止生长场氧化层时的吸硼作用使得隔离区表面杂质浓度变淡而引起的隔离结构漏电现象。

另外，隔离区的掺杂浓度与外延岛的掺杂浓度可以通过工艺调节接近平衡状态，在器件高压击穿时隔离区和高压器件所在外延岛电荷接近完全耗尽，使得外延岛上的高压器件击穿点发生在纵向外延结面上，因此可以提高1200V高压LDMOS晶体管的击穿电压。

此外，由于整个隔离区的掺杂浓度比常规的隔离结构小，载流子浓度也小，而且在器件高压击穿时隔离区中的电荷接近耗尽，由MOS电容CV理论可知，当载流子浓度较小时，在相同的开启电压下，MOS电容的氧化层厚度可以做得较薄，在1200V高压BCD隔离结构上，也即高压器件铝布线下的场氧化层的厚度可以较小，隔离区仍然能够承受1200V的寄生击穿耐压，从而改善整个高压BCD工艺硅表面氧化层台阶的平坦化，提高产品的可靠性。

本实用新型虽然以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以做出可能的变动和修改，因此本实用新型的保护范围应当以本实用新型权利要求所界定的范围为准。

Claims (8)

1.一种高压BCD工艺中高压器件的隔离结构，其特征在于，包括：

具有第一掺杂类型的半导体衬底；

具有第二掺杂类型的外延层，位于所述半导体衬底上，所述第一掺杂类型和第二掺杂类型相反；

具有第一掺杂类型的隔离区，贯穿所述外延层并延伸至所述半导体衬底内，所述隔离区的掺杂浓度与所述外延层的掺杂浓度为同一数量级；

场氧化层，位于所述隔离区上。

2.根据权利要求1所述的高压BCD工艺中高压器件的隔离结构，其特征在于，所述高压器件在击穿时所述隔离区和所述高压器件所在的外延岛电荷完全耗尽，所述外延岛指的是相邻隔离区之间的外延层。

3.根据权利要求1所述的高压BCD工艺中高压器件的隔离结构，其特征在于，所述场氧化层的厚度为

4.根据权利要求1或3所述的高压BCD工艺中高压器件的隔离结构，其特征在于，所述外延层为叠层结构。

5.根据权利要求4所述的高压BCD工艺中高压器件的隔离结构，其特征在于，所述外延层为2层的叠层结构，包括相叠的第一外延层和第二外延层。

6.根据权利要求5所述的高压BCD工艺中高压器件的隔离结构，其特征在于，所述第一外延层的厚度为3.0~15.0μm，电阻率为1.0~10Ω·cm；所述第二外延层的厚度为3.0~15.0μm，电阻率为1.0~4.0Ω·cm。

7.根据权利要求1所述的高压BCD工艺中高压器件的隔离结构，其特征在于，所述第一掺杂类型为P型，第二掺杂类型为N型。

8.根据权利要求7所述的高压BCD工艺中高压器件的隔离结构，其特征在于，还包括：

具有第一掺杂类型的隔离表面区，位于所述场氧化层下的外延层表面。

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