CN202423264U - 半导体芯片的柱状凸块打线构造 - Google Patents

半导体芯片的柱状凸块打线构造 Download PDF

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Abstract

本实用新型公开一种半导体芯片的柱状凸块打线构造，其包含一载板及一芯片。所述芯片设于所述载板上，所述芯片上具有数个柱状凸块，所述数个柱状凸块通过数条导线电性连接于所述载板上的焊接点。由于相邻的所述柱状凸块具有不同的高度，能使相邻的所述数个导线的第一焊接点的水平高度不同，从而使所述第一焊接点的位置被错开及间隔被加大。因此，所述导线可具有较大的设计弹性在一个三维的空间中进行布线，并确保所有的导线不会彼此碰触而形成短路。并且，所述芯片的焊垫也可以被设计的更为密集，有利于半导体芯片小型化的发展。

Description

半导体芯片的柱状凸块打线构造
技术领域
本实用新型涉及一种半导体芯片的柱状凸块打线构造，特别是有关于一种在半导体封装打线工艺中利用芯片上的柱状凸块作为打线接合的第一焊接点的半导体芯片的柱状凸块打线构造。
背景技术
现有半导体封装构造制造过程中，打线接合(wire bonding)技术已广泛地应用于半导体芯片与封装基板或基板之间的电性连接上。以半导体芯片与基板之电性连接为例，其目的是利用极细的导线(小于50微米)将芯片上的接点连接到基板上之接垫上，进而将芯片之电路讯号传输到外界。当基板被移送至打线位置后，应用电子影像处理技术来确定芯片上各个接点以及每一接点所相对应之接垫上之接点的位置，然后做打线接合的动作。
请参照图1所示，其揭示一种现有的半导体封装打线工艺中的打线接合示意图。当进行一基板91与一芯片92打线接合时，以芯片92上的焊垫921为第一焊接点，以基板91的接垫911为第二焊接点。首先，提供一焊针(capillary)(未绘示)用以输出一导线93，以及提供一电子火焰点火杆(electronicflame off wand)(未绘示)用以在导线93的端部形成焊球，而后将焊球压焊在芯片92的焊垫921上第一焊接点(此称为第一接合，first bond)。接着，依照设计好之路径移动焊针，最后焊针将导线93压焊在基板91的接垫911第二焊接点上(此称为第二接合，second bond)。接着，拉断焊针在第二焊接点处的导线93，从而完成一条导线93的打线接合动作。接着，焊针上的导线93又再一次重新熔结形成焊球，以开始下一条导线93之打线接合动作。
然而，在上述的现有的半导体芯片打线接合的工艺中，由于芯片92上的焊垫921在同一水平高度上，而基板91上的接垫911也都在同一水平高度上，因此导线的拉线方式要能避免交错。例如，所述导线93在所述芯片92的俯视方向上看来，数个导线93之间是不能呈线交错状的。也就是说，数个导线93几乎只能在一个二维的空间中进行布线，以确保所有的导线93不会彼此碰触而形成短路。并且，不论是芯片92的焊垫921或是基板91的接垫911都不能设计的太过于密集，以进一步避免导线93间的短路。因此，在现有的半导体芯片打线接合的工艺中，所述导线93在布线方式上受到很大的限制，不利于半导体芯片小型化的发展。
故，有必要提供一种半导体芯片的柱状凸块打线构造，以解决现有技术所存在的问题。
实用新型内容
有鉴于此，本实用新型提供一种半导体芯片的柱状凸块打线构造，以解决现有半导体芯片打线技术为避免导线间过于接近而产生短路，在导线布线方式上受到很大的限制的问题。
本实用新型的主要目的在于提供一种半导体芯片的柱状凸块打线构造，其是预先在半导体芯片上制作柱状凸块，并且利用柱状凸块作为打线接合的第一焊接点，并以基板的接垫或导线架的内引脚部作为打线接合的第二焊接点，以完成一打线接合作业。由于相邻的柱状凸块具有不同的高度，能使相邻的数个导线的第一焊接点的水平高度不同，从而使第一焊接点的位置被错开及间隔被加大。因此，数个导线可具有较大的设计弹性在一个三维的空间中进行布线，并确保所有的导线不会彼此碰触而形成短路。并且，芯片的焊垫也可以被设计的更为密集，有利于半导体芯片小型化的发展。
为达成本实用新型的前述目的，本实用新型提供一种半导体芯片的柱状凸块打线构造，其包含：
一载板，具有一上表面，所述上表面设有数个焊接点；以及
一芯片，所述芯片设于所述载板上，并具有一朝上的有源表面，所述有源表面上设有数个焊垫，部分的所述焊垫上设有数个柱状凸块，至少一部分相邻的所述柱状凸块具有不同高度；以及
数条导线，电性连接在所述芯片的柱状凸块及所述载板的焊接点之间。
在本实用新型的一实施例中，所述载板是一基板，及所述焊接点分别是一接垫；或者所述载板是一导线架，及所述焊接点分别是一内引脚部。
在本实用新型的一实施例中，至少一部分所述数个柱状凸块的高度呈渐增排列；或者至少一部分所述数个柱状凸块的高度呈高低交互排列。
在本实用新型的一实施例中，所述芯片上的数个焊垫呈数组状排列。
在本实用新型的一实施例中，所述芯片上靠内侧的所述柱状凸块的高度大于靠外侧的所述焊垫或所述柱状凸块。
在本实用新型的一实施例中，部分所述导线在所述芯片的俯视方向上呈交错状且彼此不碰触。
在本实用新型的一实施例中，所述载板上的数个焊接点呈数组状排列。
在本实用新型的一实施例中，所述柱状凸块选自铜柱凸块或镍柱凸块。
在本实用新型的一实施例中，另包含一封装胶体，用以包覆保护所述芯片、所述数个柱状凸块及所述数个导线。
为达成本实用新型的前述目的，本实用新型另提供一种半导体芯片的柱状凸块打线构造，其包含：
一载板，具有一上表面，所述上表面设有数个焊接点，部分的所述焊接点上设有数个柱状凸块；
一芯片，所述芯片设于所述载板上，并具有一朝上的有源表面，所述有源表面上设有数个焊垫，部分的所述焊垫上设有数个柱状凸块，至少一部分相邻的所述柱状凸块具有不同高度；以及
数条导线，电性连接在所述芯片的柱状凸块及所述载板的柱状凸块之间。
附图说明
图1是一现有的半导体封装打线工艺中的打线接合示意图。
图2是本实用新型第一实施例半导体芯片的柱状凸块打线构造的示意图。
图3是本实用新型第二实施例半导体芯片的柱状凸块打线构造的示意图。
图4是本实用新型第三实施例半导体芯片的柱状凸块打线构造的示意图。
图5是本实用新型第四实施例半导体芯片的柱状凸块打线构造的示意图。
图6是本实用新型第五实施例半导体芯片的柱状凸块打线构造的示意图。
具体实施方式
为让本实用新型上述目的、特征及优点更明显易懂，下文特举本实用新型较佳实施例，并配合附图，作详细说明如下。再者，本实用新型所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型，而非用以限制本实用新型。
本实用新型的所述半导体芯片的柱状凸块打线构造主要是用于一半导体芯片与一载板(基板或导线架)的打线接合，其是预先在半导体芯片上制作柱状凸块(例如铜柱凸块Cu pillar bumps)，并且利用柱状凸块作为打线接合的第一焊接点，并以基板的接垫或导线架的内引脚的接点作为打线接合的第二焊接点，以完成一打线接合作业。下文中将详细说明本实用新型各实施例的所述半导体芯片的柱状凸块打线构造，特别说明的是，基于说明上的方便，所有的附图都是以示意图的方式来呈现，与说明较无关的细节因此被省略(例如没有绘出所有的焊接点与导线)。
请参照图2所示，本实用新型第一实施例半导体芯片的柱状凸块打线构造的示意图。本实用新型第一实施例的半导体芯片的柱状凸块打线构造的制造方法首先是：提供一基板10，其上表面设有数个接垫11；以及提供一芯片20，其具有一有源表面(即上表面)，所述有源表面朝上并设有数个焊垫21，并且部分所述数个焊垫21上设有数个柱状凸块22。所述焊垫21上优选具有一凸块底金属层(UBM)(未绘示)，以便使所述焊垫21能顺利的与所述柱状凸块22形成良好的焊接结构。在本实施例中，所述凸块底金属层可以为钛/镍/铜复合层(Ti/Ni/Cu)、钛/镍钒/铜复合层(Ti/Ni(V)/Cu)、铝/镍/铜复合层(Al/Ni/Cu)或铝/镍钒/铜复合层(Al/Ni(V)/Cu)，但并不限于此。
如图2所示，当进行所述基板10与所述芯片20打线接合时，先将所述芯片20的有源表面朝上的设于所述载板上10，再以所述芯片20上的所述焊垫21为第一焊接点，以所述基板10的所述接垫11为第二焊接点进行打线接合作业。
首先，提供一焊针(capillary)(未绘示)用以输出一导线30，以及提供一电子火焰点火杆(electronic flame off wand)(未绘示)用以在导线30的端部形成焊球，而后将焊球压焊在芯片20的焊垫21上第一焊接点(此称为第一接合，firstbond)。接着，依照设计好之路径移动焊针，最后焊针将导线30压焊在基板10的接垫11第二焊接点上(此称为第二接合，second bond)。接着，拉断焊针在第二焊接点处的导线30，从而完成一条导线30的打线接合动作。接着，焊针上的导线30又再一次重新熔结形成焊球，以开始下一条导线30之打线接合动作。最后，利用一封装胶体(未绘示)包覆保护所述芯片20、所述数个柱状凸块21及所述数个导线30。所述封装胶体主要的绝缘基材为环氧树脂(epoxy)，其用以保护封装构造内部的组件免于受到外界温度、湿度或大气的影响。
通过上述封装打线过程，本实用新型第一实施例半导体芯片的柱状凸块打线构造包含一基板10及一芯片20。所述基板10具有一上表面，所述上表面设有数个接垫11；所述芯片20具有一朝上的有源表面，所述有源表面上设有数个焊垫21，部分的所述焊垫21上设有数个柱状凸块22。其中，所述芯片20设于所述载板上10。其中，所述柱状凸块22是可选择的设于所述芯片20上的所述焊垫21上，也就是说部分的所述焊垫21设有所述柱状凸块22，部分的所述焊垫21则没设有所述柱状凸块22。所述芯片20上的数个焊垫21或数个所述柱状凸块22的顶面通过数条导线30电性连接于所述载板10上的所述接垫11。
再者，如图2所示，优选的，所述柱状凸块22选自铜柱凸块或镍柱凸块；并且所述柱状凸块22可具有不同的高度，其高度介于100至120微米(μm)之间；另外，相邻的所述柱状凸块22可有不同的高度的排列方式。在本实施例中，部分的所述柱状凸块22的高度是呈渐增排列的方式，所述芯片20上的第一焊接点被设计在不同的水平高度上，相邻的所述数个导线30的第一焊接点(焊垫21或柱状凸块22的顶部)的水平高度不同且呈渐增(或渐减)排列。因此相邻的所述数个导线30的第一焊接点的间隔被加大了，以确保所有的导线30彼此不会碰触而形成短路。并且，所述芯片20的焊垫21可以被设计的更为密集，有利于半导体芯片小型化的发展。
请参照图3所示，本实用新型第二实施例的半导体芯片的柱状凸块打线构造相似于本实用新型第一实施例，并大致沿用相同组件名称及图号，但第二实施例的差异特征在于：所述第二实施例的半导体芯片的柱状凸块打线构造进一步变化所述柱状凸块22的排列设计：例如部分的所述柱状凸块22的高度是呈一高低交互的排列方式。如此，相邻的所述数个导线30的第一焊接点的水平高度也不相同，因此相邻的所述数个导线30的第一焊接点的间隔被加大了，以确保所有的导线30不会彼此碰触而形成短路。
请参照图4所示，本实用新型第三实施例的半导体芯片的柱状凸块打线构造相似于本实用新型第一实施例，并大致沿用相同组件名称及图号，但第三实施例的差异特征在于：所述第二实施例的半导体芯片的柱状凸块打线构造进一步变化所述芯片20上的焊垫21及所述基板10上的接垫11的设计：例如所述芯片20上的数个焊垫21呈一数组状排列，并且所述基板10上的数个焊接点11也可呈一数组状排列。如图4所示，所述芯片20上靠内侧的焊垫21设有所述柱状凸块22，所述芯片20上靠外侧的焊垫21上没有设所述柱状凸块22，并且所述芯片20上靠外侧的焊垫21上的导线30连接于所述基板10上靠内侧的所述焊接点11；所述芯片20上靠内侧的焊垫21上的导线30连接于所述基板10上靠外侧的所述焊接点11。因此，图4中所示的二个导线30在水平面(由所述芯片20的俯视方向上看来)上可能是重叠的，但由在垂直面(由所述芯片20的侧视方向上看来)上是没有重叠的。也就是说，所述二个导线30在三维的空间上是错开的，所述导线30间不会彼此碰触而形成短路。另外，本实施例也可以变化为所述芯片20上靠外侧的焊垫21上也设置有所述柱状凸块22(未绘示)，但所述芯片20上靠内侧的所述柱状凸块22的高度大于靠外侧的所述柱状凸块22的高度。
请参照图5所示，本实用新型第四实施例的半导体芯片的柱状凸块打线构造相似于本实用新型第一、第二及第三实施例，并大致沿用相同组件名称及图号，但第四实施例的差异特征在于：除了所述芯片20上的数个焊垫21呈数组状排列及所述基板10上的数个焊接点11呈数组状排列之外，所述数个柱状凸块22的设置及所述数个导线30的布线具有更多的变化。如图5所示，使用者可依需要设计所述数个柱状凸块22的高度及设置的位置(高低交错排列或渐增)，并且所述数个导线30也能在三维空间中进行交错布线而不会彼此碰触产生短路。
请参照图6所示，本实用新型第五实施例的半导体芯片的柱状凸块打线构造相似于本实用新型第一实施例，并大致沿用相同组件名称及图号，但第五实施例的差异特征在于：本实施例的所述半导体芯片的柱状凸块打线构造主要是用于一半导体芯片20与一导线架10’的打线接合，所述芯片20是设置于所述导线架10’上，并以所述导线架10上的内引脚部的接点11’作为打线接合的第二焊接点，以完成打线接合作业。另外，上述图3至图5的各实施例所揭示的技术特征亦能被应用于本实施例中，使本实施例的所述导线30在布线方式上具有更大的弹性。
再者，在本实用新型的另一可能的实施例中(未绘示)，所述载板的上表面的数个焊接点上也可选择性的设有数个柱状凸块。并且，所述数条导线可电性连接在所述芯片的柱状凸块及所述载板的柱状凸块之间。
如上所述，相较于现有半导体芯片打线技术为避免导线间过于接近而产生短路，在导线布线方式上受到很大的限制，图2至6的本实用新型是提供一种半导体芯片的柱状凸块打线构造，其是预先在半导体一芯片20的焊垫21上制作数个柱状凸块22，并且利用所述柱状凸块22作为打线接合的第一焊接点，并以基板10或导线架10’上的接垫11或接点11’作为打线接合的第二焊接点，以完成一打线接合作业。由于相邻的所述柱状凸块22具有不同的高度，使相邻的所述数个导线30的第一焊接点(焊垫21或柱状凸块22的顶部)的水平高度不同，从而使所述第一焊接点的间隔被加大。因此，所述导线30可具有较大的设计弹性在一个三维的空间中进行布线，并确保所有的导线30不会彼此碰触而形成短路。并且，所述芯片20的焊垫21也可以被设计的更为密集，有利于半导体芯片小型化的发展。
本实用新型已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。必需指出的是，已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (10)

1.一种半导体芯片的柱状凸块打线构造，其特征在于：所述柱状凸块打线构造包含：
一载板，具有一上表面，所述上表面设有数个焊接点；
一芯片，所述芯片设于所述载板上，并具有一朝上的有源表面，所述有源表面上设有数个焊垫，部分的所述焊垫上设有数个柱状凸块，至少一部分相邻的所述柱状凸块具有不同高度；以及
数条导线，电性连接在所述芯片的柱状凸块及所述载板的焊接点之间。
2.如权利要求1所述的柱状凸块打线构造，其特征在于：所述载板是一基板，及所述焊接点分别是一接垫；或者所述载板是一导线架，及所述焊接点分别是一内引脚部。
3.如权利要求1所述的柱状凸块打线构造，其特征在于：至少一部分所述数个柱状凸块的高度呈渐增排列；或者至少一部分所述数个柱状凸块的高度呈高低交互排列。
4.如权利要求1所述的柱状凸块打线构造，其特征在于：所述芯片上的数个焊垫呈数组状排列。
5.如权利要求4所述的柱状凸块打线构造，其特征在于：所述芯片上靠内侧的所述柱状凸块的高度大于靠外侧的所述焊垫或所述柱状凸块。
6.如权利要求4所述的柱状凸块打线构造，其特征在于：部分所述导线在所述芯片的俯视方向上呈交错状但彼此不碰触。
7.如权利要求1所述的柱状凸块打线构造，其特征在于：所述载板上的数个焊接点呈数组状排列。
8.如权利要求1所述的柱状凸块打线构造，其特征在于：所述柱状凸块选自铜柱凸块或镍柱凸块。
9.如权利要求1所述的柱状凸块打线构造，其特征在于：另包含一封装胶体， 用以包覆保护所述芯片、所述数个柱状凸块及所述数个导线。
10.一种半导体芯片的柱状凸块打线构造，其特征在于：所述柱状凸块打线构造包含：
一载板，具有一上表面，所述上表面设有数个焊接点，部分的所述焊接点上设有数个柱状凸块；
一芯片，所述芯片设于所述载板上，并具有一朝上的有源表面，所述有源表面上设有数个焊垫，部分的所述焊垫上设有数个柱状凸块，至少一部分相邻的所述柱状凸块具有不同高度；以及
数条导线，电性连接在所述芯片的柱状凸块及所述载板的柱状凸块之间。 
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