CN201749291U - 一种用于图案化集成电路层的微影系统和屏蔽组 - Google Patents

一种用于图案化集成电路层的微影系统和屏蔽组 Download PDF

Info

Publication number
CN201749291U
CN201749291U CN2009202185469U CN200920218546U CN201749291U CN 201749291 U CN201749291 U CN 201749291U CN 2009202185469 U CN2009202185469 U CN 2009202185469U CN 200920218546 U CN200920218546 U CN 200920218546U CN 201749291 U CN201749291 U CN 201749291U
Authority
CN
China
Prior art keywords
shielding
fine line
layer
feature
line characteristics
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN2009202185469U
Other languages
English (en)
Inventor
淑杰·金·刘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Synopsys Inc
Original Assignee
Synopsys Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Synopsys Inc filed Critical Synopsys Inc
Application granted granted Critical
Publication of CN201749291U publication Critical patent/CN201749291U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本实用新型提出一种用于图案化集成电路层的微影系统和屏蔽组，所述微影系统包括一光源和一用于使用所述的光源图案化多重屏蔽层的屏蔽组，所述屏蔽组包括：一第一屏蔽，定义一第一屏蔽层中的微细线路特征；一第二屏蔽，用于移除或标定所述的微细线路特征的移除部分，此移除/标定可包括撷取所需布局(具有包括微细线路特征与粗略特征的至少一个布局特征)，且仅于沿着这些布局特征的临界维度的方向扩展布局特征；一第三屏蔽，用于在一第二屏蔽层中定义所述的集成电路层的多个粗略特征。所述的第二屏蔽层形成于一图案化的第一屏蔽层上。粗略特征可从所需布局使用收缩/成长操作而得。

Description

一种用于图案化集成电路层的微影系统和屏蔽组 
技术领域
本实用新型与形成集成电路(IC)的特征有关，且特别是有关于以具有成本效益的方法在IC中达成特定特征的次波长分辨率。 
背景技术
在设计集成电路(IC)时，工程师一般依赖计算机仿真工具以助于产生含有个别电路组件的概要电路设计，其中个别电路组件电耦接在一起以执行特定功能。为于半导体基板中实际完成此一基体电路，电路设计必须转换为实体表示或布局，其本身可转移至一系列模板(例如：屏蔽)上，用以连续图案化半导体基板表面中或表面上的膜层。计算机辅助设计(CAD)工具辅助布局设计者将电路设计转换为一系列的二维图案，其将定义IC的组件层，例如主动组件区、闸极电极、接触孔、金属互连等。 
用于将布局图案转移至半导体基板表面的一种方法是使用光学微影(光微影，photolithography)制程，其中所述布局图案首先转移至一实体模板上，其接着用以将布局图案光学投影至半导体基板(下称晶圆)的表面上。 
在将集成电路布局转移至实体模板上时，一般会针对每一层集成电路层产生一屏蔽。举例而言，代表一特定层(例如闸极电极层)的布局图案的数据可输入至一电子束仪器中，其将布局图案写至一空白屏蔽上；在屏蔽产生后，其用以将布局图案一次一个地光学投影至许多晶圆上。此一光学投影是藉由透过屏蔽闪光至晶圆上而进行；光学镜片及/或反射镜(mirrors)可用以将屏蔽影像引导、缩小及/或聚焦在晶圆表面上。在曝光之前，晶圆先涂覆以一光阻材料屏蔽层，其可抗蚀刻，且因此也称为光阻。 
对于二元屏蔽而言，光通过屏蔽的干净区域，藉以曝光这些区域中的光阻涂层。相对的，光受到二元屏蔽的不透光区域阻挡，藉以使这些区域中的光阻涂层未受曝光。当光阻涂层接着在一化学溶液中显影时，即可选择性移 除经曝光区域(对于正光阻而言)或未受曝光区域(对于负光阻而言)。最后的结果是，晶圆会被涂以一光阻层，其显现出一所需图案以定义一下方层或一上方层的几何、特征、线路与形状。接着分别在处理(例如：蚀刻)所述下方层光阻层或在沉积所述上方层后移除光阻层；这种光微影制程是用以定义各集成电路层，其一般是针对每一层使用一个别屏蔽。 
图1说明了长度(对数方式)对年度的关系图100。如图所示，在1996年以前，用于光微影(以曲线101表示)以于晶圆上定义特征的光波长小于集成电路的最小微影定义特征尺寸(以曲线102表示)，亦即，直到接近0.25μm(最小半线距)技术节点为止。在这段期间，布局图案的合成以及其自屏蔽转移至晶圆都是相对为直向而具最小扭曲量。举例而言，图2说明了在0.25μm(250nm)技术节点处的特征204、205与206，其分别产生于设计阶段201、屏蔽阶段202与晶圆阶段203。在此技术节点上，屏蔽仅可包括代表相应膜层的所需布局图案的几何形状。 
如关系图100(图1)所示，在0.25μm技术节点之后，最小特征尺寸已渐小于光微影中所使用的光波长；因此，在最近制造的许多CMOS(互补型金属氧化物半导体)集成电路装置中，最小特征尺寸(例如：晶体管的最小闸极长度Lgmin)即比为定义而进行的光微影制程中所使用的光波长小了许多。在这种次波长光微影方式中，在屏蔽阶段202即需要分辨率增强技术(RETs)以于晶圆上达成所需的布局图案，亦即在晶圆阶段203。 
举例而言，如图2所示，在0.18μm(180nm)技术节点，设计特征207(当其仅产生作为屏蔽特征208时)会导致定义不佳的晶圆特征210。为了达到可接受的定义，可使用分辨率增强技术(例如：规则式光邻近校正OPC与模型式OPC)以产生经OPC校正的屏蔽特征209，其接着可用以产生一晶圆特征211。规则式OPC特征可包括截线(serifs)、锤头线(hammerheads)与辅助条(assist bars)。在模型式OPC中，可移动设计特征的边缘片段。在其他OPC方式中，可修饰原始设计特征以补偿邻近效应。 
越小的技术节点需要在屏蔽阶段有更复杂的布局图案，举例而言，在0.09μm(90nm)及以下的技术节点，简单产生作为屏蔽特征213的设计特征212在晶圆阶段203中甚至不被印出。另一种称为相移(phase shifting) 的分辨率增强技术可用以产生一相移屏蔽特征214。一般而言，相移增强了微影制程的对比，然在此技术节点时，相移本身仅可产生定义不佳的晶圆特征216；因此，需要OPC与相移分辨率增强技术的组合以产生特征215，其接着可产生忠于设计特征212的晶圆特征217。 
显然，这种复杂的分辨率增强技术可使次波长分辨率成为可能，但会增加设计与制造(例如光微影)成本。不幸的是，由于在光波长与技术改良的最小特征尺寸之间的差距会随着时间增加，可预期到这种成本会随着集成电路技术的每一个新世代而明显增加。 
因此需要一种可利用具有成本效益的方式来提供良好次波长特征定义的技术。 
实用新型内容
为了解决上述技术问题，本实用新型提供了一种用于一微影制程以图案化多重屏蔽层的屏蔽组，所述多重屏蔽层用于图案化一集成电路层，所述的屏蔽组包括： 
一第一屏蔽，仅用于定义一第一屏蔽层中的微细线路特征，其中每一微细线路特征具有小于用以定义所述的微细线路特征的一光波长的一维度； 
一第二屏蔽，用于移除或标定所述微细线路特征的移除部分，其中所述的第二屏蔽包括膨胀的特征，每一膨胀的特征与一所需布局的一布局特征相对应，其仅沿着所述的布局特征的一临界维度的方向扩展，且其中所述的所需布局中的至少一布局特征包括一微细线路特征与一粗略特征；及 
一第三屏蔽，用于在一第二屏蔽层中定义所述的集成电路层的多个粗略特征，所述的第二屏蔽层形成于一图案化的第一屏蔽层上，其中至少一粗略特征被形成，以连接两个微细线路特征， 
其特征在于，每一布局特征被扩展1/2膨胀值的一数量，其中 
T≤1/2膨胀值≤Pmin-Fmin-T 
其中T为一屏蔽错准容限，Pmin为所述的所需布局的一最小线距，且Fmin为所述的临界维度。 
进一步地，上述屏蔽组还可具有以下特点： 
所述多个粗略特征从所述的所需布局中利用一收缩/成长操作而得出，每一粗略特征仅被收缩/成长于与所述的微细线路特征的一临界维度正交的方向。 
进一步地，上述屏蔽组还可具有以下特点： 
所述的第一屏蔽包括相移区域。 
进一步地，上述屏蔽组还可具有以下特点： 
所述的第三屏蔽根据特定粗略特征的一尺寸与一形状而使用一或多次分辨率增强技术来制造。 
为了解决上述技术问题，本实用新型还提供了一种用于图案化一集成电路层的微影系统，所述的微影系统包括： 
一光源；及 
一屏蔽组，用于使用所述的光源图案化多重屏蔽层，所述的屏蔽组包括： 
一第一屏蔽，仅用于定义一第一屏蔽层中的微细线路特征，其中每一微细线路特征具有小于一光波长的一维度，且其中一微细线路图案的一线距小于或等于所述的波长，所述的微细线路图案包括一组所述微细线路特征； 
一第二屏蔽，用于移除或标定所述的微细线路特征的移除部分，其中所述的第二屏蔽包括膨胀的特征，每一膨胀的特征与一所需布局的一布局特征相对应，其仅沿着所述的布局特征的一临界维度的方向扩展，且其中所述的所需布局中的至少一布局特征包括一微细线路特征与一粗略特征；及 
一第三屏蔽，用于在一第二屏蔽层中定义所述的集成电路层的多个粗略特征，所述的第二屏蔽层形成于一图案化的第一屏蔽层上，其中至少一粗略特征被定义以连接两个微细线路特征， 
其特征在于，每一布局特征被扩展1/2膨胀值的一数量，其中 
T≤1/2膨胀值≤Pmin-Fmin-T 
其中T为一屏蔽错准容限，Pmin为所述的所需布局的一最小线距，且 Fmin为所述的临界维度。 
进一步地，上述微影系统还可具有以下特点： 
所述多个粗略特征从所述的所需布局中利用一收缩/成长操作而得出，每一粗略特征仅被收缩/成长于与所述的微细线路特征的一临界维度正交的方向。 
进一步地，上述微影系统还可具有以下特点： 
所述的第一屏蔽包括相移区域。 
进一步地，上述微影系统还可具有以下特点： 
所述的第三屏蔽根据特定粗略特征的一尺寸与一形状而使用一或多次分辨率增强技术来制造。 
为了解决上述技术问题，本实用新型还提供了一种用于一微影制程以图案化多重屏蔽层的屏蔽组，所述的多重屏蔽层用于图案化一集成电路层，所述的屏蔽组包括： 
一第一屏蔽，用于移除或标定一第一屏蔽层中定义的微细线路特征的移除部分，其中所述的第一屏蔽包括膨胀的特征，每一膨胀的特征与一所需布局的一布局特征相对应，其仅沿着所述的布局特征的一临界维度的方向扩展；及 
一第二屏蔽，用于在一第二屏蔽层中定义所述的电路设计的多个粗略特征，所述的第二屏蔽层形成于一图案化的第一屏蔽层上，所述的图案化的第一屏蔽层使用所述的第一屏蔽至少部份从所述的第一屏蔽层的曝光而产生，其中至少一个粗略特征被定义以连接两个微细线路特征， 
其特征在于，每一布局特征被扩展1/2膨胀值的一数量，其中 
T≤1/2膨胀值≤Pmin-Fmin-T 
其中T为一屏蔽错准容限，Pmin为所述的所需布局的一最小线距，且Fmin为所述的临界维度。 
进一步地，上述屏蔽组还可具有以下特点： 
所述多个粗略特征从所述的所需布局中利用一收缩/成长操作而得出，每一粗略特征仅被收缩/成长于与所述的微细线路特征的一临界维度正交的方向。 
可使用晶圆表面上的多重屏蔽与多重屏蔽层而以较佳设计保真度来图案化单一集成电路层。在一实施例中，可使用以一或多次分辨率增强技术(RETs)所产生的第一屏蔽而在晶圆表面上的第一屏蔽层中定义一或多个几何规则微细线路特征。特别是，在第一屏蔽层中所定义的每一个特征都是次波长的(亦即特征的宽度小于用以形成此特征的光波长)，且因而称为微细线路特征。此外，每一个微细线路特征图案的线距(线宽与间隔宽的和)都小于或等于此波长。各微细线路图案中的线路具有实质上相同的宽度；在各微细线路图案内的间隔可具有、或不具有与线路宽度相等的宽度。因为第一屏蔽仅定义微细线路特征，其可用于定义(至少部分定义)多种装置中的相同集成电路层(例如：不同集成电路设计的闸极电极层)。因此，虽然其成本会因为使用一或多次分辨率增强技术而提高，但每一个集成电路设计的屏蔽成本可低于传统中仅使用单一屏蔽来完全定义一集成电路层者。 
接着利用一第二屏蔽移除非执行电路设计所需的微细线路图案的特征。就正光阻而言，第二屏蔽另外曝光了未保留微细线路的区域，且保护了利用第一屏蔽所定义的微细线路特征的任何所需特征。在此第二屏蔽上特征的最小侧向维度可大于微细线路图案的线距，其明显大于微细线路特征的宽度，因而产生第二屏蔽所需的分辨率增强技术(如果有的话)的次数较少。故，第二屏蔽的成本实质上低于以单一屏蔽定义集成电路层的成本。 
有利的是，藉由撷取集成电路层的所需布局、并接着仅于沿着此布局特征的临界维度(例如：一微细线路部分的宽度)方向中扩展所需布局中的各布局特征，即可自动产生第二屏蔽。注意在所述布局特征中的至少一个布局特征包括一微细线路特征与一粗略特征。在一实施例中，各布局特征的扩展量为膨胀值/2(Bloat/2)，其中 
T≤Bloat/2≤Pmin-Fmin-T 
且其中T为屏蔽错准容限，Pmin为所述所需布局的最小线距，而Fmin为所述临界维度。在一实施例中，第二屏蔽的设计是利用电子设计自动化 (EDA)工具(或利用计算机或处理器运行的其他软件工具)自动产生。 
在利用第二屏蔽进行曝光之后，可经由光阻显影、或光阻显影与蚀刻结合(当第一屏蔽层中包含硬屏蔽层时)来图案化第一屏蔽层。在此时，图案化的第一屏蔽层即与集成电路层的所需微细线路特征相应。 
接着可使用一第二屏蔽层(例如光阻)以于需要处将第一屏蔽层的微细线路特征连接在一起，也可以形成其他的粗略特征。使用一第三屏蔽来曝光第二屏蔽层，此第三屏蔽上的特征的最小侧向维度大于微细线路特征的宽度，且也可等于或大于微细线路图案的线距，因而产生第三屏蔽所需的分辨率增强技术(例如光邻近校正，如果有的话)的次数较少。故，第三屏蔽的成本实质上低于以单一屏蔽定义集成电路层的成本。在此次曝光之后，即可图案化第二屏蔽层。 
此时，可使用由图案化的第一及第二屏蔽层所形成的复合屏蔽来图案化下方的集成电路层。集成电路图案化制程可包括集成电路层的等向性或异向性(如果适当的话)蚀刻；在图案化集成电路层之后，至少第一与第二屏蔽层的光阻层、以及集成电路组件制造中不需要的任何其他膜层会被移除。 
藉由撷取所需布局、执行一收缩程序直到所需布局上的任何微细线路特征消失为止、并接着在经收缩布局上进行一成长程序，即可针对第三屏蔽定义粗略特征，使得任何粗略特征具有与所需布局上者实质相同的尺寸。在一实施例中，收缩/成长量至少为所需布局上微细线路特征的线距的一半。在一实施例中，收缩与成长程序仅于与微细线路特征的临界维度(例如：宽度)正交的方向中进行。 
上述多重屏蔽与多重屏蔽层是用以于单一集成电路层内定义微细线路图案与粗略图案。有利的是，定义微细线路图案与粗略特征的屏蔽本质上为错准容限，藉以避免所产生的复合屏蔽或图案化的集成电路层具有无关联的特征。 
附图说明
图1说明了在CMOS(互补型金属氧化物半导体)集成电路制造中所使用的光微影光波长及最进阶的集成电路上特征的最小半线距与年份之间的关系图； 
图2说明了在不同技术节点的设计特征、屏蔽特征以及印刷晶圆特征(以最小半线距加以标定)； 
图3A说明了一种集成电路层的简单布局设计，其包括多个平行特征； 
图3B说明了一种可用于将与图3A中简单布局相应的线条图案转移到晶圆上屏蔽层的屏蔽，其包括位于平行特征任一侧上的相移部； 
图3C说明一种几何规则的微细线路图案，其可利用图3B的屏蔽而定义在晶圆上的屏蔽层中； 
图3D说明以几何规则的微细线路图案形成一硬屏蔽层的示例步骤； 
图3E说明利用图3D的制程所形成的硬屏蔽间隔物图案的平面图； 
图4A说明了一种屏蔽层，其中定义了包括两种所需微细线路特征的微细线路图案，其中指示了不需用于执行电路设计的微细线路特征的区域； 
图4B说明了一种粗略特征，其可定义于第二屏蔽层中以于需要处将第一屏蔽层的微细线路特征连接在一起； 
图5A至图5F说明了一种自动产生及使用屏蔽以移除或标定微细线路特征的移除位置的技术； 
图6说明了使用多重屏蔽与多重屏蔽层技术来图案化单一集成电路层 的示例步骤，其具有较佳的设计保真度； 
图7A、7B、7C与7D说明了使用收缩/成长程序来定义布局的粗略特征的技术；以及 
图8绘示了一种示例数字ASIC设计流程的简化表示，其包括示例EDA工具。 
具体实施方式
显然，对于各集成电路(IC)层而言，许多特征可特征化为具有周期性(或至少是半周期性)图案，此周期性在简化转移至晶圆上多重屏蔽层的图 案时可产生有利效果。如上所述，次波长技术的屏蔽特征上任何弯曲或角落会使晶圆上的图案保真度恶化；因此，在屏蔽上使用简化图案(或对于任何图案转移工具而言)可增进晶圆上(半)周期性图案的优化分辨率。 
举例而言，在一实施例中，可使用一第一屏蔽于晶圆表面上的第一屏蔽层中定义一或多个几何规则微细线路图案。特别是，第一屏蔽所定义的每一个特征为次波长，亦即其宽度小于用以形成特征的光波长，且因而于本文中称为微细线路特征。 
图3A说明了一种集成电路层的简单布局300。举例而言，布局300的平行特征可表示形成内存数组的晶体管闸极。图3B说明了一种屏蔽301，其包括了可放置在平行特征303任一侧的相移部302(以不同截面细线加以表示的0度相移部与180度相移部)，以将与布局300相应的线段图案转移至晶圆上的第一屏蔽层。有利的是，由于其几何规则图案之故，屏蔽301可用以(部分)定义多种装置中相同的集成电路层(例如：用于不同集成电路设计的闸极电极层)。因此，虽然屏蔽301的成本因使用一或多次分辨率增强技术(RETs)而提高(以下进一步说明)，但每一集成电路设计的屏蔽成本可低于传统上使用单一屏蔽来完全定义集成电路层者。 
图3C说明一种微细线路图案311的几何规则图案310，其可利用屏蔽301而定义在晶圆上的第一屏蔽层中。举例而言，第一屏蔽层可包括光阻、或含有光阻与一或多层下方层的复合屏蔽层；当图案化一复合屏蔽层时，光阻(顶层)可首先显影，而下方层(称为“硬”屏蔽层)可接着被蚀刻。注意有多种类型的材料都可以用于映屏蔽层，例如：硅、二氧化硅、氮氧化硅、氮化硅、碳化硅、硅化物、非晶碳、铝、钛、氮化钛、氮化钽、钨、有机或无机基质等；因此，一般而言，第一屏蔽层可指形成在晶圆上、促进图案转移至集成电路层上的任何单一或复合层。 
特别是，各微细线路特征311具有一最小宽度F，其小于用以形成此特征的光波长(λ)。此外，微细线路图案的线距(P)(其可定义为最小宽度F与特征之间的最小间隔的和)也小于或等于此光波长λ。由于微细线路图案310的简明，屏蔽301可以最小成本于第一屏蔽层上提供微细线路特征311的最佳分辨率。 
注意在屏蔽301中使用相移是一种示例分辨率增强技术；在其他实施例中，也可使用其他的分辨率增强技术。同时，也可使用干涉式微影、奈米压印式微影、或间隔物微影来将一线条图案转移至晶圆上的第一屏蔽层上。在干涉式微影中，两道或更多道的干涉相干光束产生了由交替的曝光线路与未曝光线路所组成的曝光图案，其系用于形成光阻屏蔽层中的线路与间隔。线路与间隔具有的线距P约为λ/2，其中λ为用于干涉微影制程的辐射波长。线路或间隔的最小特征尺寸可小达波长的四分之一(λ/4)。奈米压印式微影则藉由利用物理模造的机械变形，从一屏蔽层形成微细线路特征。 
图3D说明一流程图，其包括了用于利用间隔物微影而在一第一屏蔽层中形成微细线路特征的示例步骤；黑色箭头从步骤指向其于晶圆上对应产生的结构。在步骤321中，在一牺牲硬屏蔽层332(其形成在另一集成电路层333上)上涂布一光阻层331。在步骤322中，利用第一屏蔽来曝光光阻层331，接着使其显影以形成图案化的光阻331A。注意此第一屏蔽可以使用、或不使用一或多次分辨率增强技术而产生。在步骤323中，对牺牲硬屏蔽层332进行蚀刻以形成图案化的牺牲硬屏蔽层332A，并移除图案化的光阻331A。在一实施例中，图案化的牺牲硬屏蔽层332A中的特征宽度可藉由削减(trimming)光阻及/或藉由过度蚀刻牺牲硬屏蔽层而加以调整。 
在步骤324中，在图案化的牺牲硬屏蔽层332A的上方均匀一致地沉积第一硬屏蔽层334，例如藉由化学气相沉积(CVD)的方式。在步骤325中，对第一硬屏蔽层334进行异向性蚀刻，藉以沿着图案化的牺牲硬屏蔽层332A的侧壁留下第一硬屏蔽层的“间隔物”335。间隔物335的宽度(相对于图案化的牺牲硬屏蔽层332A而言较为夸大，以更清楚表示间隔物335)与所沉积的第一硬屏蔽层的厚度相关，且因此可为次波长维度。在步骤326中，对图案化的牺牲硬屏蔽层332A进行选择性移除，以于集成电路层333上一或多个几何规则微细线路图案中形成间隔物335。此时，可于间隔物335上方形成另一屏蔽层(例如光阻)。为易于说明，此一额外屏蔽层是特征化为第二屏蔽层的一部分。 
特别是，各微细线路特征(间隔物)属次波长，亦即比其形成用的光波长更窄，且微细线路图案的线距小于或等于此波长。间隔物微影的一项优点 在于微细线路特征的宽度是由沉积层的厚度加以决定，其于整个晶圆上以及晶圆与晶圆间具有高度均匀性。因此，间隔物微影可提供比传统光阻屏蔽层方式更佳的临界维度(CD)控制。 
接着利用一第二屏蔽，从第一屏蔽层移除、或至少为移除而标定非执行电路设计所需的微细线路特征。第二屏蔽用于曝光不保留微细线路特征的区域，且保护利用第一屏蔽(或在间隔物微影的例子中，从第一屏蔽所得)所定义的微细线路特征的任一所需微细线路特征。 
图4A说明一屏蔽层400，其中定义了进行电路设计所需的微细线路图案，其包括两个所需微细线路特征401与402。移除区域410与411(其涵盖非进行电路设计所必须的微细线路特征)也绘示于图4A中。注意微细线路特征与移出区域之间的错准容限为(P-F)/2；因此，举例而言，微细线路特征402与移除区域411之间的错准容限403为(P-F)/2。 
注意相对于间隔物微影而言，步骤325中的异向性蚀刻制程实际上将沿着图案化的牺牲硬屏蔽层332A的每一侧壁产生间隔物335，如图3E所示。因此，第二屏蔽也可用于移除微细线路特征的特征340A及/或特征340B。 
在一实施例中，第二屏蔽上特征的最小侧向维度大于微细线路图案的线距P，其明显大于微细线路特征的宽度。在另一实施例中，微细线路特征是以间隔物微影所形成，在第二屏蔽上特征的最小侧向维度则明显小于微细线路间隔物图案的线距P，且其具有的宽度甚至小于在第一屏蔽上者。在任一种情形中，仅需较少次(如果有的话)的分辨率增强技术来产生第二屏蔽；因此，第二屏蔽的成本可实质上低于使用单一屏蔽定义集成电路层的情形。 
在利用第二屏蔽进行曝光之后，可经由传统方法来图案化第一屏蔽层。举例而言，在一实施例中，若第一屏蔽层仅包括一光阻层，则可使用一光阻显影步骤来图案化所述第一屏蔽层。在另一实施例中，若第一屏蔽层包括一光阻层(顶层)与一硬屏蔽层(在顶层下方的一或多层)，则可使用一光阻显影步骤以及一或多次蚀刻步骤。 
此时，可接着在集成电路层上方形成一第二屏蔽层(例如：一光阻层)。第二屏蔽层可用于在需要处连接第一屏蔽层的微细线路特征，且也可用于形成粗略特征(例如：垫片)。可使用一第三屏蔽来曝露第二屏蔽层，在第三 屏蔽上的特征所具有的最小侧向维度大于微细线路特征的宽度，且其可等于或大于微细线路图案的线距P。 
图4B说明了一粗略特征420，其可图案化于第二屏蔽层中，以将微细线路特征401与402连接在一起。注意特征移除区域410与411仅为参考用而加以绘示。相对于一微细线路特征而放置的粗略特征的错准容限为大于或等于最小宽度F，且小于线距P。因此，粗略特征420相对于微细线路特征401的错准容限421为大于或等于最小特征宽度F，且小于线距P。在一实施例中，错准容限421大于或等于最小特征宽度F，且小于半线距(P/2)。 
参照图5A至图5F，其说明了一种用于自动产生并利用第二屏蔽的有效技术。图5A说明了一种示例所需布局图案500，其包括布局特征501、502、503与504。在一实施例中，布局图案500可用于执行一内存数组，其包括与图5A中所示者相同的许多(数百个、数千个、数百万个)特征。 
在布局图案500中，布局特征501与504具有一长度L1，而布局特征502与503具有一长度L2。在此一实施例中，每一个布局特征501-504都具有一微细线路特征与一非微细线路特征(亦即粗略特征)，所述微细线路特征具有一最小特征尺寸Fmin，而所述非微细线路特征具有一垫片特征尺寸Fpad；布局的最小线距Pmin仅为参考而标示。注意，在光微影业界中，最小特征尺寸Fmin也称为临界维度(CD)，单独存在的粗略特征(未示于图中)其本身并不具有临界维度，但具有一预定特征尺寸。 
布局图案500可迭放在一第一屏蔽所定义的微细线路图案上，或与其对齐。图5B说明了一种示例微细线路图案，其包括微细线路特征510、511、512与513。图5C说明了迭放在微细线路特征510、511、512与513上、且与其对齐的布局图案500。 
根据自动产生第二屏蔽的构想，并参照图5D可知，布局特征501-504可沿着临界维度的各方向(例如箭头525所示)中扩展；根据一实施例，扩展量为 
T≤Bloat/2≤Pmin-Fmin-T 
其中T为屏蔽错准容限，其一般是由使用的曝光工具决定(例如低于 Fmin的1/3)。有利的是，扩展量为“膨胀量(Bloat)/2”可确实保护微细线路特征的所需部分，并确保邻近、不需要的微细线路特征不会受到保护。此外，扩展量为“膨胀量/2”可确保显著的错准容限。图5D中绘示了所产生的经膨胀特征521、522、523与524。注意，较佳为，利用第一屏蔽而对欲与晶圆上微细线路特征对齐的第二屏蔽进行图案化，使得屏蔽错准容限T达到最小。否则，当第二屏蔽与微细线路特征下方的晶圆上特征对齐时，T将变为两倍大。 
特别是，此一扩展量影响了微细线路特征(藉以产生Fpad+Bloat)与粗略特征(藉以产生Fmin+Bloat)两者。注意此一扩展量并不影响与临界维度正交(亦即在水平方向上，基于布局特征501-504的取向)的任何特征维度，因此，经膨胀特征521、522、523与524分别具有与布局特征501、502、503与504相同的长度。 
注意扩展粗略特征以及微细线路特征明显使设计复杂度达最小，并藉由软件工具而促进第二屏蔽的自动产生。亦即，由EDA软件工具辅助的一或多个电路设计者可设计所需布局图案(例如图5A所示)；为自动产生一屏蔽组以进行此布局图案，需要将产生第二屏蔽所需的步骤(其移除不需要的微细线路特征及其部分)减至最少。使每一布局特征扩展了“膨胀量/2”即可提供这种优势。具体而言，布局特征的微细线路特征扩展量为“膨胀量/2”可确实保护微细线路特征的所需部分，而确保相邻、不需要的微细线路特征不受保护。此外，布局特征的非微细线路特征扩展量为“膨胀量/2”可确保第三屏蔽所定义的粗略特征与第二屏蔽所定义的微细线路特征连接，而与任何合理错准无关。亦即，已经藉由使用第二屏蔽而形成的每一个粗略特征的一部分几乎可保证利用第三屏蔽所形成的粗略特征将连接至薄线路特征，其与水平或垂直错准无关。 
图5E说明了基于利用第二屏蔽选择性蚀刻微细线路特征所产生的微细线路图案，其包括经膨胀特征521-524。注意此一微细线路图案包括经蚀刻微细线路特征531-534，其形成了布局特征501-504(图5A)的微细线路特征与部分粗略特征。 
图5F说明了可由一第三屏蔽定义的多个粗略特征，其中所述粗略特征 确保布局特征501-504的粗略特征的完成。因此，粗略特征541与经蚀刻微细线路特征531可形成所需的布局特征501，粗略特征542与经蚀刻微细线路特征532可形成所需的布局特征502，粗略特征543与经蚀刻微细线路特征533可形成所需的布局特征503，而粗略特征544与经蚀刻微细线路特征534可形成所需的布局特征504。 
图6说明了用于以多重屏蔽与多重屏蔽层来图案化单一集成电路层的示例步骤，其具有良好的保真度。在步骤601中，可于一第一屏蔽层中定义一或多个微细线路特征，其中各微细线路特征属次波长，亦即，其宽度小于其形成用的光波长，且每一微细线路图案的线距小于或等于此波长。用于提供微细线路图案的技术可包括使用一相移屏蔽(PSM)的光微影、干涉式微影、奈米压印式微影或间隔物微影。 
在步骤602中，可利用一屏蔽而自第一屏蔽层中移除非进行电路设计所必须的微细线路部分(或是在间隔物微影的情形中，为移除而进行标定)。屏蔽曝露了不需留下微细线路特征的区域，并保护利用第一屏蔽(或由其产生)而定义的微细线路特征的任何所需特征。在曝光后，可利用光阻显影、或光阻显影与蚀刻(其中所述第一屏蔽层包含一硬屏蔽层)的组合来图案化第一屏蔽层。图案化的第一屏蔽层至少与集成电路层的所需微细线路特征相应。 
在步骤603中，可在形成于图案化的第一屏蔽层上方的第二屏蔽层(例如：光阻)中定义互连与其他粗略特征，此屏蔽层是利用另一屏蔽进行曝光。此屏蔽上特征的最小侧向维度大于微细线路特征的宽度，且等于或大于微细线路图案的线距。注意此一屏蔽应与在第一屏蔽层所形成的微细线路特征下方的晶圆上的特征对齐。在此次曝光之后，第二屏蔽层可被图案化。在一实施例中，定义粗略特征可得自一所需特征布局。举例而言，图7A说明了用于一D型正反器层的示例特征布局700，特别是，特征布局700包括微细线路特征701与粗略特征702，为了仅定义粗略特征，布局700可收缩一预定量，直到微细线路特征701消失为止。图7B说明了一种与经收缩程序之后的布局700相应的布局710；此时，布局710可成长相同预定量，藉以导致仅有粗略特征存在。图7C说明了一种与经成长程序之后的布局710相应的 布局720。此一收缩/成长技术利用简单的算法即可有效提供一种仅含粗略特征的精确布局。在一实施例中，所述收缩/成长量至少为微细线路特征701的一半宽度。 
注意在所撷取的布局中微细线路特征的宽度可能大于半导体基板上第一屏蔽层中所定义的微细线路特征的实际宽度，这是因为此工业一般会在光阻曝光与显影之后使用氧电浆处理来“灰化(ashes，亦即收缩)”晶圆上的光阻特征。此尺寸差异可在前述收缩/成长程序之前进行补偿。 
注意，在另一实施例中，仅于与微细线路特征的临界维度正交的方向中进行所述收缩/成长程序。举例而言，图7D说明了一种与经收缩的布局700相应的布局730，其仅于与微细线路特征的临界维度正交的方向中进行所述收缩程序。在此一实施例中，图7C中的布局720也同样与经成长程序之后的布局730相应。 
此时，下方的集成电路层可于步骤604中利用复合屏蔽予以图案化，所述复合屏蔽是由图案化的第一与第二屏蔽层所形成。此次图案化包括集成电路层的蚀刻(等向性或异向性，如果适当的话)。在图案化集成电路层之后，至少第一及/或第二屏蔽层的光阻层、以及集成电路组件制造中不需要的任何其他层都可被移除。 
注意此一多重屏蔽与多屏蔽层技术产生了以单一方向为取向、且在各微细线路图案中配置在一规则网格(grid)上的微细线路特征。虽然对电路配置产生了部分限制，但此一技术可有效使特征变化量(对于提升产率而言)达到最低，并可增进分辨率增强技术的使用以实现最有效的小特征尺寸，达优化的电路性能。 
已参照如附图式详细说明了本实用新型的示例实施方式，然应知本实用新型并不限于这些确定的实施例，这些实施例并非用于将本实用新型限定于所揭露的精确形式。因此，许多修饰与变化都是显然可推知的。 
举例而言，如上所述，定义于第一屏蔽层中的微细线路特征也可分组为多个微细线路图案，其中每一个微细线路图案包括了具有共同线路宽度与线路取向的微细线路特征。举例而言，如图3E所示，其绘示了可形成两种微细线路图案。因此，每一个微细线路图案可视需要而针对集成电路内的不同 单元或区块予以优化。 
在一实施例中，可使用干涉式微影而不利用屏蔽即于晶圆表面上第一屏蔽层中定义一或多个几何规则微细线路图案，每一个因而定义于第一屏蔽层中的特征都属次波长维度。此外，各微细线路图案的线距为小于或等于此波长。可使用的是具有各种复杂度与设计精密度的干涉式微影工具，可于干涉式微影制程中使用正或负光阻。 
在另一实施例中，可使用压印式微影而不利用屏蔽即于晶圆表面上第一屏蔽层中定义一或多个几何规则微细线路图案，每一个微细线路特征的宽度皆为极小(小于10nm)，这是因为压印式微影的分辨率仅受限于压印用模具中所能产生的最小特征尺寸；此外，各微细线路图案的线距也可为极小(小于10nm)。在商业上已有多种压印式微影工具，在压印式微影制程中可使用正或负光阻。因为用于压印的模具仅限定微细线路特征，其可用于定义(至少部分定义)多种装置中的相同集成电路层(例如：不同集成电路设计的闸极电极层)。因此，虽然其成本会因为其微细特征尺寸而高昂，但每一集成电路设计所需的模具成本可低于传统上使用单一模具来完全定义一集成电路层者。 
接着可利用一第一屏蔽、从第一屏蔽层中移除由干涉式微影或压印式微影所定义、但非执行电路设计所必须的微细线路图案的特征。就一正光阻而言，第一屏蔽暴露了不需保留微细线路特征的区域，并可保护利用干涉式或压印式微影制程所定义的微细线路图案的任何所需特征。此第一屏蔽上特征的最小侧向维度可大于微细线路图案的线距，其明显大于微细线路特征的宽度。因此，用于产生第一屏蔽的分辨率增强技术(如果有的话)所需的次数极少。因此，第一屏蔽的成本可实质上低于以单一屏蔽来定义集成电路层者。 
在此次曝光之后，可经由光阻显影或光阻显影与蚀刻(其中所述第一屏蔽层包含一硬屏蔽层)的组合来图案化第一屏蔽层。此时，图案化的第一屏蔽层与集成电路层的所需微细线路特征直接相应。 
接着可使用一第二屏蔽层(例如：一光阻层)而于需要处连接第一屏蔽层的微细线路特征，且也可用于形成粗略特征。可使用一第二屏蔽来曝露第二屏蔽层，在第二屏蔽上的特征所具有的最小侧向维度大于微细线路特征的 宽度，且其可等于或大于微细线路图案的线距。因此，用于产生第二屏蔽的分辨率增强技术(如果有的话，如光学邻近校正)所需的次数极少。因此，第二屏蔽的成本可实质上低于以单一屏蔽来定义集成电路层者。在此次曝光后，可对第二屏蔽层进行图案化。 
此时，可使用由图案化的第一及第二屏蔽层所形成的复合屏蔽来图案化下方的集成电路层。集成电路图案化制程可包括集成电路层的等向性或异向性(如果适当的话)蚀刻；在图案化集成电路层之后，至少第一与第二屏蔽层的光阻层、以及集成电路组件制造中不需要的任何其他膜层会被移除。 
如上所述，第二屏蔽是利用电子设计自动化(EDA)工具(或利用计算机或处理器运行的其他软件工具)自动产生。图8绘示了一种示例数字专用集成电路(ASIC)设计流程的简化表示，其包括示例EDA工具。在高规格上，所述制程开始于产品构想(步骤810)，且于一EDA软件设计程序中实现(步骤810)，当设计完成时，其即可跳出(taped-out)，即事件840。在设计跳出之后，会发生制造程序(步骤850)以及封装与装配程序(步骤860)，其产生了完成的芯片(结果870)。 
EDA软件设计程序(步骤810)实际上是由数个步骤812-830所组成，其以线性方式显示以求简要。在实际的ASIC设计程序中，特定的设计可能需要来回进行步骤，直到通过特定测试为止；同样的，在任何实际设计程序中，这些步骤可以不同次序及组合进行。因此，本文描述旨在藉由文字方式而提供对本实用新型的通盘了解、而非提出或建议特定ASIC的特定设计流程。现将提出EDA软件设计流程(步骤810)的构成步骤。 
系统设计(步骤812)：设计者描述所欲执行的功能，其可进行“若-则(what-if)”计划以精制功能性、检查成本等。可在此阶段进行硬件-软件架构的区隔。此步骤中可使用的Synopsys，Inc.的示例EDA软件产品包括了Model Architect、Saber、System Studio以及Design 
Figure DEST_PATH_GSB00000156825800151
等产品。 
逻辑设计与功能确认(步骤814)：在此阶段，写入系统中模块的VHDL或Verilog编码，并针对功能精确度而检验设计。更具体而言，检验所述设计以确保其可产生正确的输出。此步骤中可使用的Synopsys，Inc.的示例EDA软件产品包括了VCS、VERA、Design 
Figure DEST_PATH_GSB00000156825800152
Magellan、Formality、ESP与 LEDA产品。 
合成与测试设计(步骤816)：在此，将VHDL/Verilog转译为净窗体(netlist)，所述净窗体可针对标的技术而予以优化。此外，进行测试的设计与执行，以允许检验所完成的芯片。此步骤中可使用的Synopsys，Inc.的示例EDA软件产品包括了Design 
Figure DEST_PATH_GSB00000156825800161
Power Compiler、Tetramax以及Design 
Figure DEST_PATH_GSB00000156825800162
等产品。 
净窗体确认(步骤818)：在此阶段中检验净窗体以与时序限制相符、并与VHDL/Verilog来源码相应。此步骤中可使用的Synopsys，Inc.的示例EDA软件产品包括了Formality、Primetime与VCS产品。 
设计计划(步骤820)：在此，建构出针对所述的芯片的一项完整基础计划(floorplan)，并针对时序与顶层排程(top-level routing)而进行分析。此步骤中可使用的Synopsys，Inc.的示例EDA软件产品包括Astro与ICCompiler产品。 
实体执行(步骤822)：在此阶段进行放置(定位电路组件)与排程(连接电路组件)。此步骤中可使用的Synopsys，Inc.的示例EDA软件产品包括Astro与IC Compiler产品。 
分析与撷取(步骤824)：在此步骤中，以晶体管等级来确认电路功能，其接着可允许what-if的精确确认。此步骤中可使用的Synopsys，Inc.的示例EDA软件产品包括AstroRail、PrimeRail、Primetime与Star RC/XT产品。 
实体确认(步骤826)：在此步骤中进行各种检验功能，以确保制造、电性问题、微影问题、以及电路上的正确性。此步骤中可使用的Synopsys，Inc.的示例EDA软件产品包括Hercules产品。 
分辨率增强(步骤828)：此步骤涉及了布局的几何放大以增进设计的可制造性。在这些几何放大中可包括如图5A-5F中所述的技术。此步骤中可使用的Synopsys，Inc.的示例EDA软件产品包括Proteus、ProteusAF与PSMGen产品。 
屏蔽数据准备(步骤830)：此步骤提供了“跳出”的数据以进行微影用屏蔽的制造，以产生最终完成的芯片。此步骤中可使用的Synopsys，Inc. 的示例EDA软件产品包括CATS(R)系列产品。 
EDA软件/工具可有利执行于一或多个计算机程序中，其于一可编程系统执行；所述可编程系统包括至少一编程处理器，其耦接以自一数据储存系统、至少一输入设备及至少一输出装置接收数据与指令，并将数据与指令传送至所述的处。各计算机程序都可以高规程序或面向对象编程语言来进行，或以汇编语言或机械语言进行(如果需要的话)；且在任何一种情形中，语言可为一种经组构或经转译的语言。举例而言，适当的处理器包括了通用型与专用型微处理器、以及其他类型的微控制器。一般而言，处理器将自一只读存储器及/或一随机存取内存接收指令。一般而言，计算机包括一或多个主要储存装置以储存数据文件，这些装置包括磁盘(例如内部硬盘与可移除式硬盘、磁光盘、与光盘)。适用于明白体现计算机程序指令与数据的装置包括了所有形式的非挥发性内存，例如EPROM、EEPROM以及快闪记忆装置、磁盘(例如内部硬盘与可移除式硬盘、磁光盘、与CDROM)。前述任一者都可由ASICs增补或合并于其中。 
因此，应知本发明的范畴是由下述申请专利范围与其等效方式予以限定。 

Claims (10)

1.一种用于一微影制程以图案化多重屏蔽层的屏蔽组，所述多重屏蔽层用于图案化一集成电路层，所述的屏蔽组包括：
一第一屏蔽，仅用于定义一第一屏蔽层中的微细线路特征，其中每一微细线路特征具有小于用以定义所述的微细线路特征的一光波长的一维度；
一第二屏蔽，用于移除或标定所述微细线路特征的移除部分，其中所述的第二屏蔽包括膨胀的特征，每一膨胀的特征与一所需布局的一布局特征相对应，其仅沿着所述的布局特征的一临界维度的方向扩展，且其中所述的所需布局中的至少一布局特征包括一微细线路特征与一粗略特征；及
一第三屏蔽，用于在一第二屏蔽层中定义所述的集成电路层的多个粗略特征，所述的第二屏蔽层形成于一图案化的第一屏蔽层上，其中至少一粗略特征被形成，以连接两个微细线路特征，
其特征在于，每一布局特征被扩展1/2膨胀值的一数量，其中
T≤1/2膨胀值≤Pmin-Fmin-T
其中T为一屏蔽错准容限，Pmin为所述的所需布局的一最小线距，且Fmin为所述的临界维度。
2.如权利要求1所述的屏蔽组，其特征在于，所述多个粗略特征从所述的所需布局中利用一收缩/成长操作而得出，每一粗略特征仅被收缩/成长于与所述的微细线路特征的一临界维度正交的方向。
3.如权利要求1所述的屏蔽组，其特征在于，所述的第一屏蔽包括相移区域。
4.如权利要求1所述的屏蔽组，其特征在于，所述的第三屏蔽根据特定粗略特征的一尺寸与一形状而使用一或多次分辨率增强技术来制造。
5.一种用于图案化一集成电路层的微影系统，所述的微影系统包括：
一光源；及
一屏蔽组，用于使用所述的光源图案化多重屏蔽层，所述的屏蔽组包括：
一第一屏蔽，仅用于定义一第一屏蔽层中的微细线路特征，其中每一微细线路特征具有小于一光波长的一维度，且其中一微细线路图案的一线距小于或等于所述的波长，所述的微细线路图案包括一组所述微细线路特征；
一第二屏蔽，用于移除或标定所述的微细线路特征的移除部分，其中所述的第二屏蔽包括膨胀的特征，每一膨胀的特征与一所需布局的一布局特征相对应，其仅沿着所述的布局特征的一临界维度的方向扩展，且其中所述的所需布局中的至少一布局特征包括一微细线路特征与一粗略特征；及
一第三屏蔽，用于在一第二屏蔽层中定义所述的集成电路层的多个粗略特征，所述的第二屏蔽层形成于一图案化的第一屏蔽层上，其中至少一粗略特征被定义以连接两个微细线路特征，
其特征在于，每一布局特征被扩展1/2膨胀值的一数量，其中
T≤1/2膨胀值≤Pmin-Fmin-T
其中T为一屏蔽错准容限，Pmin为所述的所需布局的一最小线距，且Fmin为所述的临界维度。
6.如权利要求5所述的微影系统，其特征在于，所述多个粗略特征从所述的所需布局中利用一收缩/成长操作而得出，每一粗略特征仅被收缩/成长于与所述的微细线路特征的一临界维度正交的方向。
7.如权利要求5所述的微影系统，其特征在于，所述的第一屏蔽包括相移区域。
8.如权利要求5所述的微影系统，其特征在于，所述的第三屏蔽根据特定粗略特征的一尺寸与一形状而使用一或多次分辨率增强技术来制造。
9.一种用于一微影制程以图案化多重屏蔽层的屏蔽组，所述的多重屏蔽层用于图案化一集成电路层，所述的屏蔽组包括：
一第一屏蔽，用于移除或标定一第一屏蔽层中定义的微细线路特征的移除部分，其中所述的第一屏蔽包括膨胀的特征，每一膨胀的特征与一所需布局的一布局特征相对应，其仅沿着所述的布局特征的一临界维度的方向扩展；及
一第二屏蔽，用于在一第二屏蔽层中定义所述的电路设计的多个粗略特征，所述的第二屏蔽层形成于一图案化的第一屏蔽层上，所述的图案化的第一屏蔽层使用所述的第一屏蔽至少部份从所述的第一屏蔽层的曝光而产生，其中至少一个粗略特征被定义以连接两个微细线路特征，
其特征在于，每一布局特征被扩展1/2膨胀值的一数量，其中
T≤1/2膨胀值≤Pmin-Fmin-T
其中T为一屏蔽错准容限，Pmin为所述的所需布局的一最小线距，且Fmin为所述的临界维度。
10.如权利要求9所述的屏蔽组，其特征在于，所述多个粗略特征从所述的所需布局中利用一收缩/成长操作而得出，每一粗略特征仅被收缩/成长于与所述的微细线路特征的一临界维度正交的方向。
CN2009202185469U 2009-05-13 2009-10-10 一种用于图案化集成电路层的微影系统和屏蔽组 Expired - Lifetime CN201749291U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/465,562 2009-05-13
US12/465,562 US8399183B2 (en) 2009-05-13 2009-05-13 Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers

Publications (1)

Publication Number Publication Date
CN201749291U true CN201749291U (zh) 2011-02-16

Family

ID=43068778

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200980000272.9A Active CN102160144B (zh) 2009-05-13 2009-09-01 使用自动产生屏蔽与多重屏蔽层图案化单一集成电路层
CN2009202185469U Expired - Lifetime CN201749291U (zh) 2009-05-13 2009-10-10 一种用于图案化集成电路层的微影系统和屏蔽组

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN200980000272.9A Active CN102160144B (zh) 2009-05-13 2009-09-01 使用自动产生屏蔽与多重屏蔽层图案化单一集成电路层

Country Status (7)

Country Link
US (2) US8399183B2 (zh)
EP (1) EP2430650A4 (zh)
JP (1) JP5076025B2 (zh)
KR (1) KR20120011902A (zh)
CN (2) CN102160144B (zh)
TW (1) TWI486802B (zh)
WO (1) WO2010132071A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102682143A (zh) * 2011-03-11 2012-09-19 台湾积体电路制造股份有限公司 用于单图案化间隔件技术的rc提取
US8592109B2 (en) 2009-05-13 2013-11-26 Synopsys, Inc. Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010266643A (ja) * 2009-05-14 2010-11-25 Sony Corp マスクパターンの設計方法、マスクセットの製造方法、及び半導体装置の製造方法
US8997026B1 (en) * 2012-05-11 2015-03-31 Cadence Design Systems, Inc. System and method for self alignment of pad mask
US9240321B2 (en) * 2013-08-05 2016-01-19 Kabushiki Kaisha Toshiba Mask having separated line patterns connected by a connecting pattern
KR102163187B1 (ko) * 2013-10-21 2020-10-08 삼성전자 주식회사 반도체 장치의 제조 방법 및 이를 구현하기 위한 컴퓨팅 시스템
US9761450B1 (en) 2016-09-26 2017-09-12 International Business Machines Corporation Forming a fin cut in a hardmask
US11681849B2 (en) * 2016-10-24 2023-06-20 Asml Netherlands B.V. Method for optimizing a patterning device pattern
CN107039298B (zh) * 2016-11-04 2019-12-24 厦门市三安光电科技有限公司 微元件的转移装置、转移方法、制造方法、装置和电子设备
EP3588190A1 (en) 2018-06-25 2020-01-01 ASML Netherlands B.V. Method for performing a manufacturing process and associated apparatuses
WO2020243841A1 (en) * 2019-06-05 2020-12-10 Vuereal Inc. Patterning techniques for vertical solid state devices
CN113985526B (zh) * 2021-10-26 2023-07-21 南京南智先进光电集成技术研究院有限公司 一种基于套刻的铌酸锂薄膜波导微环制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226362A (ja) * 1994-02-10 1995-08-22 Ricoh Co Ltd フォトレジストパターン形成方法
US6297110B1 (en) * 1994-07-29 2001-10-02 Stmicroelectronics, Inc. Method of forming a contact in an integrated circuit
JP3592105B2 (ja) * 1998-10-29 2004-11-24 キヤノン株式会社 マスクパターン作成方法および装置
JP2001042545A (ja) * 1999-07-30 2001-02-16 Hitachi Ltd 半導体装置の製造方法
SG137657A1 (en) * 2002-11-12 2007-12-28 Asml Masktools Bv Method and apparatus for performing model-based layout conversion for use with dipole illumination
US20050073671A1 (en) * 2003-10-07 2005-04-07 Intel Corporation Composite optical lithography method for patterning lines of substantially equal width
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
JP2007123342A (ja) * 2005-10-25 2007-05-17 Nec Electronics Corp 半導体装置の製造方法。
US7473648B2 (en) * 2006-03-07 2009-01-06 International Business Machines Corporation Double exposure double resist layer process for forming gate patterns
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7560201B2 (en) 2006-05-24 2009-07-14 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US8018070B2 (en) * 2007-04-20 2011-09-13 Qimonda Ag Semiconductor device, method for manufacturing semiconductor devices and mask systems used in the manufacturing of semiconductor devices
US7759242B2 (en) * 2007-08-22 2010-07-20 Qimonda Ag Method of fabricating an integrated circuit
US8399183B2 (en) 2009-05-13 2013-03-19 Synopsys, Inc. Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8592109B2 (en) 2009-05-13 2013-11-26 Synopsys, Inc. Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers
CN102682143A (zh) * 2011-03-11 2012-09-19 台湾积体电路制造股份有限公司 用于单图案化间隔件技术的rc提取
CN102682143B (zh) * 2011-03-11 2014-10-15 台湾积体电路制造股份有限公司 用于单图案化间隔件技术的rc提取

Also Published As

Publication number Publication date
US20100291476A1 (en) 2010-11-18
EP2430650A1 (en) 2012-03-21
US8399183B2 (en) 2013-03-19
JP5076025B2 (ja) 2012-11-21
EP2430650A4 (en) 2014-08-27
CN102160144A (zh) 2011-08-17
TW201040765A (en) 2010-11-16
JP2011520298A (ja) 2011-07-14
CN102160144B (zh) 2014-03-12
WO2010132071A1 (en) 2010-11-18
US20130171548A1 (en) 2013-07-04
US8592109B2 (en) 2013-11-26
KR20120011902A (ko) 2012-02-09
TWI486802B (zh) 2015-06-01

Similar Documents

Publication Publication Date Title
CN201749291U (zh) 一种用于图案化集成电路层的微影系统和屏蔽组
US5682323A (en) System and method for performing optical proximity correction on macrocell libraries
US7650587B2 (en) Local coloring for hierarchical OPC
Liebmann et al. TCAD development for lithography resolution enhancement
CN102543688B (zh) 用于光刻操作的间隔件双重图案化
US7739651B2 (en) Method and apparatus to determine if a pattern is robustly manufacturable
US6470489B1 (en) Design rule checking system and method
EP1597631B1 (en) Multiple exposure method for circuit performance improvement and maskset
US5900340A (en) One dimensional lithographic proximity correction using DRC shape functions
US8802574B2 (en) Methods of making jogged layout routings double patterning compliant
US20100005440A1 (en) Calibration and verificataion structures for use in optical proximity correction
US20060085773A1 (en) Creating and applying variable bias rules in rule-based optical proximity correction for reduced complexity
CN101918948A (zh) 半导体图案化操作的经改进均匀性
CN104517005A (zh) 产生待使用自对准双图型化程序绕线技术制造的电路布局的方法
WO2006055822A2 (en) Method and system for topography-aware reticle enhancement
US20090125870A1 (en) System and method for making photomasks
TW201908861A (zh) 使用骨架之規則輔助特徵安置
US20100325591A1 (en) Generation and Placement Of Sub-Resolution Assist Features
US7807343B2 (en) EDA methodology for extending ghost feature beyond notched active to improve adjacent gate CD control using a two-print-two-etch approach
CN109782529A (zh) 掩模制造方法
US7818711B2 (en) System and method for making photomasks
US20130198699A1 (en) Pattern Matching Optical Proximity Correction
Liebmann et al. Comprehensive evaluation of major phase-shift mask technologies for isolated gate structures in logic designs
JP5322443B2 (ja) マスクパターンデータ作成方法および半導体装置の製造方法
US10373962B2 (en) Semiconductor device including trimmed-gates and method for generating layout of same

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
AV01 Patent right actively abandoned
AV01 Patent right actively abandoned
AV01 Patent right actively abandoned

Granted publication date: 20110216

Effective date of abandoning: 20091010

AV01 Patent right actively abandoned

Granted publication date: 20110216

Effective date of abandoning: 20091010