TWI486802B - 使用自動產生遮罩及多遮罩層圖案化單積體電路層 - Google Patents

使用自動產生遮罩及多遮罩層圖案化單積體電路層 Download PDF

Info

Publication number
TWI486802B
TWI486802B TW098130526A TW98130526A TWI486802B TW I486802 B TWI486802 B TW I486802B TW 098130526 A TW098130526 A TW 098130526A TW 98130526 A TW98130526 A TW 98130526A TW I486802 B TWI486802 B TW I486802B
Authority
TW
Taiwan
Prior art keywords
mask
features
feature
fine line
layer
Prior art date
Application number
TW098130526A
Other languages
English (en)
Other versions
TW201040765A (en
Inventor
Tsu-Jae King Liu
Original Assignee
Synopsys Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Synopsys Inc filed Critical Synopsys Inc
Publication of TW201040765A publication Critical patent/TW201040765A/zh
Application granted granted Critical
Publication of TWI486802B publication Critical patent/TWI486802B/zh

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

使用自動產生遮罩及多遮罩層圖案化單積體電路層
本發明與形成積體電路(IC)的特徵有關，且特別是有關於以具有成本效益的方法在IC中達成特定特徵的次波長解析度。
在設計積體電路(IC)時，工程師一般仰賴電腦模擬工具以助於產生含有個別電路元件的概要電路設計，其中個別電路元件電耦接在一起以執行特定功能。為於半導體基板中實際完成此一基體電路，電路設計必須轉換為實體表示或佈局，其本身可轉移至一系列模板(例如：遮罩)上，用以連續圖案化半導體基板表面中或表面上的膜層。電腦輔助設計(CAD)工具輔助佈局設計者將電路設計轉換為一系列的二維圖案，其將定義IC的組件層，例如主動元件區、閘極電極、接觸孔、金屬互連等。
用於將佈局圖案轉移至半導體基板表面的一種方法是使用光學微影(光微影，photolithography)製程，其中所述佈局圖案首先轉移至一實體模板上，其接著用以將佈 局圖案光學投影至半導體基板(下稱晶圓)的表面上。
在將積體電路佈局轉移至實體模板上時，一般會針對每一層積體電路層產生一遮罩。舉例而言，代表一特定層(例如閘極電極層)的佈局圖案的資料可輸入至一電子束儀器中，其將佈局圖案寫至一空白遮罩上；在遮罩產生後，其用以將佈局圖案一次一個地光學投影至許多晶圓上。此一光學投影是藉由透過遮罩閃光至晶圓上而進行；光學鏡片及/或反射鏡(mirrors)可用以將遮罩影像引導、縮小及/或聚焦在晶圓表面上。在曝光之前，晶圓先塗覆以一光阻材料遮罩層，其可抗蝕刻，且因此也稱為光阻。
對於二元遮罩而言，光通過遮罩的乾淨區域，藉以曝光這些區域中的光阻塗層。相對的，光受到二元遮罩的不透光區域阻擋，藉以使這些區域中的光阻塗層未受曝光。當光阻塗層接著在一化學溶液中顯影時，即可選擇性移除經曝光區域(對於正光阻而言)或未受曝光區域(對於負光阻而言)。最後的結果是，晶圓會被塗以一光阻層，其顯現出一所需圖案以定義一下方層或一上方層的幾何、特徵、線路與形狀。接著分別在處理(例如：蝕刻)所述下方層光阻層或在沉積所述上方層後移除光阻層；這種光微影製程是用以定義各積體電路層，其一般是針對每一層使用一個別遮罩。
第1圖說明了長度(對數方式)對年度的關係圖100。如圖所示，在1996年以前，用於光微影(以曲線101表 示)以於晶圓上定義特徵的光波長小於積體電路的最小微影定義特徵尺寸(以曲線102表示)，亦即，直到接近0.25μm(最小半線距)技術節點為止。在這段期間，佈局圖案的合成以及其自遮罩轉移至晶圓都是相對為直向而具最小扭曲量。舉例而言，第二圖說明了在0.25μm(250nm)技術節點處的特徵204、205與206，其分別產生於設計階段201、遮罩階段202與晶圓階段203。在此技術節點上，遮罩僅可包括代表相應膜層的所需佈局圖案的幾何形狀。
如關係圖100(第1圖)所示，在0.25μm技術節點之後，最小特徵尺寸已漸小於光微影中所使用的光波長；因此，在最近製造的許多CMOS(互補型金屬氧化物半導體)積體電路裝置中，最小特徵尺寸(例如：電晶體的最小閘極長度Lgmin)即比為定義而進行的光微影製程中所使用的光波長小了許多。在這種次波長光微影方式中，在遮罩階段202即需要解析度增強技術(RETs)以於晶圓上達成所需的佈局圖案，亦即在晶圓階段203。
舉例而言，如第2圖所示，在0.18μm(180nm)技術節點，設計特徵207(當其僅產生作為遮罩特徵208時)會導致定義不佳的晶圓特徵210。為了達到可接受的定義，可使用解析度增強技術(例如：規則式光鄰近校正OPC與模型式OPC)以產生經OPC校正的遮罩特徵209，其接著可用以產生一晶圓特徵211。規則式OPC特徵可包括截線(serifs)、錘頭 線(hammerheads)與輔助條(assist bars)。在模型式OPC中，可移動設計特徵的邊緣片段。在其他OPC方式中，可修飾原始設計特徵以補償鄰近效應。
越小的技術節點需要在遮罩階段有更複雜的佈局圖案，舉例而言，在0.09μm(90nm)及以下的技術節點，簡單產生作為遮罩特徵213的設計特徵212在晶圓階段203中甚至不被印出。另一種稱為相移(phase shifting)的解析度增強技術可用以產生一相移遮罩特徵214。一般而言，相移增強了微影製程的對比，然在此技術節點時，相移本身僅可產生定義不佳的晶圓特徵216；因此，需要OPC與相移解析度增強技術的組合以產生特徵215，其接著可產生忠於設計特徵212的晶圓特徵217。
顯然，這種複雜的解析度增強技術可使次波長解析度成為可能，但會增加設計與製造(例如光微影)成本。不幸的是，由於在光波長與技術改良的最小特徵尺寸之間的差距會隨著時間增加，可預期到這種成本會隨著積體電路技術的每一個新世代而明顯增加。
因此需要一種可利用具有成本效益的方式來提供良好次波長特徵定義的技術。
可使用晶圓表面上的多重遮罩與多重遮罩層而以較佳設計保真度來圖案化單一積體電路層。在一實施例 中，可使用以一或多次解析度增強技術(RETs)所產生的第一遮罩而在晶圓表面上的第一遮罩層中定義一或多個幾何規則微細線路特徵。特別是，在第一遮罩層中所定義的每一個特徵都是次波長的(亦即特徵的寬度小於用以形成此特徵的光波長)，且因而稱為微細線路特徵。此外，每一個微細線路特徵圖案的線距(線寬與間隔寬的和)都小於或等於此波長。各微細線路圖案中的線路具有實質上相同的寬度；在各微細線路圖案內的間隔可具有、或不具有與線路寬度相等的寬度。因為第一遮罩僅定義微細線路特徵，其可用於定義(至少部分定義)多種裝置中的相同積體電路層(例如：不同積體電路設計的閘極電極層)。因此，雖然其成本會因為使用一或多次解析度增強技術而提高，但每一個積體電路設計的遮罩成本可低於傳統中僅使用單一遮罩來完全定義一積體電路層者。
接著利用一第二遮罩移除非執行電路設計所需的微細線路圖案的特徵。就正光阻而言，第二遮罩另外曝光了未保留微細線路的區域，且保護了利用第一遮罩所定義的微細線路特徵的任何所需特徵。在此第二遮罩上特徵的最小側向維度可大於微細線路圖案的線距，其明顯大於微細線路特徵的寬度，因而產生第二遮罩所需的解析度增強技術(如果有的話)的次數較少。故，第二遮罩的成本實質上低於以單一遮罩定義積體電路層的成本。
有利的是，藉由擷取積體電路層的所需佈局、並接著僅於沿著此佈局特徵的臨界維度(例如：一微細線路部分的寬度)方向中擴展所需佈局中的各佈局特徵，即可自動產生第二遮罩。注意在所述佈局特徵中的至少一個佈局特徵包括一微細線路特徵與一粗略特徵。在一實施例中，各佈局特徵的擴展量為膨脹值/2(Bloat/2)，其中T≦Bloat/2≦Pmin-Fmin-T
且其中T為遮罩錯準容限，Pmin為所述所需佈局的最小線距，而Fmin為所述臨界維度。在一實施例中，第二遮罩的設計是利用電子設計自動化(EDA)工具(或利用電腦或處理器運行的其他軟體工具)自動產生。
在利用第二遮罩進行曝光之後，可經由光阻顯影、或光阻顯影與蝕刻結合(當第一遮罩層中包含硬遮罩層時)來圖案化第一遮罩層。在此時，圖案化的第一遮罩層即與積體電路層的所需微細線路特徵相應。
接著可使用一第二遮罩層(例如光阻)以於需要處將第一遮罩層的微細線路特徵連接在一起，也可以形成其他的粗略特徵。使用一第三遮罩來曝光第二遮罩層，此第三遮罩上的特徵的最小側向維度大於微細線路特徵的寬度，且也可等於或大於微細線路圖案的線距，因而產生第三遮罩所需的解析度增強技術(例如光鄰近校正，如果有的話)的次數較少。故，第三遮罩的成本實質上低於以單一遮罩定義積 體電路層的成本。在此次曝光之後，即可圖案化第二遮罩層。
此時，可使用由圖案化的第一及第二遮罩層所形成的複合遮罩來圖案化下方的積體電路層。積體電路圖案化製程可包括積體電路層的等向性或異向性(如果適當的話)蝕刻；在圖案化積體電路層之後，至少第一與第二遮罩層的光阻層、以及積體電路元件製造中不需要的任何其他膜層會被移除。
藉由擷取所需佈局、執行一收縮程序直到所需佈局上的任何微細線路特徵消失為止、並接著在經收縮佈局上進行一成長程序，即可針對第三遮罩定義粗略特徵，使得任何粗略特徵具有與所需佈局上者實質相同的尺寸。在一實施例中，收縮/成長量至少為所需佈局上微細線路特徵的線距的一半。在一實施例中，收縮與成長程序僅於與微細線路特徵的臨界維度(例如：寬度)正交的方向中進行。
上述多重遮罩與多重遮罩層是用以於單一積體電路層內定義微細線路圖案與粗略圖案。有利的是，定義微細線路圖案與粗略特徵的遮罩本質上為錯準容限，藉以避免所產生的複合遮罩或圖案化的的積體電路層具有無關聯的特徵。
100‧‧‧關係圖
101‧‧‧曲線
102‧‧‧曲線
201‧‧‧設計階段
202‧‧‧遮罩階段
203‧‧‧晶圓階段
204‧‧‧特徵
205‧‧‧特徵
206‧‧‧特徵
207‧‧‧特徵
208‧‧‧特徵
209‧‧‧特徵
210‧‧‧特徵
211‧‧‧特徵
212‧‧‧特徵
213‧‧‧特徵
214‧‧‧特徵
215‧‧‧特徵
216‧‧‧特徵
217‧‧‧特徵
300‧‧‧佈局
301‧‧‧遮罩
302‧‧‧相移部
303‧‧‧平行特徵
310‧‧‧圖案
311‧‧‧圖案
321‧‧‧在犧牲硬遮罩層上形成光阻層
322‧‧‧曝光、接著圖案化光阻層
323‧‧‧利用圖案化的光阻作為遮罩、蝕刻犧牲硬遮罩層，移除光阻
324‧‧‧均勻一致地沉積第一遮罩層
325‧‧‧異向性蝕刻第一遮罩層以形成間隔物
326‧‧‧移除犧牲硬遮罩
331‧‧‧光阻層
331A‧‧‧圖案化的光阻層
332‧‧‧犧牲硬遮罩層
332A‧‧‧圖案化的犧牲硬遮罩層
333‧‧‧積體電路層
334‧‧‧硬遮罩層
335‧‧‧間隔物
340A‧‧‧特徵
340B‧‧‧特徵
400‧‧‧遮罩層
401‧‧‧特徵
402‧‧‧特徵
403‧‧‧特徵
410‧‧‧特徵
411‧‧‧特徵
420‧‧‧特徵
421‧‧‧特徵
500‧‧‧佈局圖案
501‧‧‧佈局特徵
502‧‧‧佈局特徵
503‧‧‧佈局特徵
504‧‧‧佈局特徵
510‧‧‧微細線路特徵
511‧‧‧微細線路特徵
512‧‧‧微細線路特徵
513‧‧‧微細線路特徵
521‧‧‧經膨脹特徵
522‧‧‧經膨脹特徵
523‧‧‧經膨脹特徵
524‧‧‧經膨脹特徵
525‧‧‧箭頭
531‧‧‧微細線路特徵
532‧‧‧微細線路特徵
533‧‧‧微細線路特徵
534‧‧‧微細線路特徵
535‧‧‧間隔物
541‧‧‧粗略特徵
542‧‧‧粗略特徵
543‧‧‧粗略特徵
544‧‧‧粗略特徵
601‧‧‧於一第一遮罩層中定義一或多個微細線路圖案
602‧‧‧移除/為移除而標定微細線路圖案的不需要部分，圖案化第一遮罩層
603‧‧‧於第二遮罩層中定義互連/粗略特徵，圖案化第二遮罩層
604‧‧‧利用由圖案化的第一與第二遮罩層形成的複合遮罩來圖案化IC層
700‧‧‧佈局
701‧‧‧特徵
702‧‧‧特徵
710‧‧‧佈局
720‧‧‧佈局
730‧‧‧佈局
800‧‧‧產品構想
810‧‧‧EDA軟體
812‧‧‧系統設計
814‧‧‧邏輯設計與功能確認
816‧‧‧合成與測試設計
818‧‧‧淨表單確認
820‧‧‧設計計畫
822‧‧‧實體執行
824‧‧‧分析與擷取
826‧‧‧實體確認
828‧‧‧解析度增強
830‧‧‧遮罩資料準備
840‧‧‧跳出
850‧‧‧製造
860‧‧‧封裝與裝配
870‧‧‧晶片
第1圖說明了在CMOS(互補型金屬氧化物半導體)積體電路製造中所使用的光微影光波長及最進階的積體 電路上特徵的最小半線距與年份之間的關係圖；第2圖說明了在不同技術節點的設計特徵、遮罩特徵以及印刷晶圓特徵(以最小半線距加以標定)；第3A圖說明了一種積體電路層的簡單佈局設計，其包括多個平行特徵；第3B圖說明了一種可用於將與第3A圖中簡單佈局相應的線條圖案轉移到晶圓上遮罩層的遮罩，其包括位於平行特徵任一側上的相移部；第3C圖說明一種幾何規則的微細線路圖案，其可利用第3B圖的遮罩而定義在晶圓上的遮罩層中；第3D圖說明以幾何規則的微細線路圖案形成一硬遮罩層的示例步驟；第3E圖說明利用第3D圖的製程所形成的硬遮罩間隔物圖案的平面圖；第4A圖說明了一種遮罩層，其中定義了包括兩種所需微細線路特徵的微細線路圖案，其中指示了不需用於執行電路設計的微細線路特徵的區域；第4B圖說明了一種粗略特徵，其可定義於第二遮罩層中以於需要處將第一遮罩層的微細線路特徵連接在一起；第5A圖至第5F圖說明了一種自動產生及使用遮罩以移除或標定微細線路特徵的移除位置的技術； 第6圖說明了使用多重遮罩與多重遮罩層技術來圖案化單一積體電路層的示例步驟，其具有較佳的設計保真度；第7A、7B、7C與7D圖說明了使用收縮/成長程序來定義佈局的粗略特徵的技術；以及第8圖繪示了一種示例數位ASIC設計流程的簡化表示，其包括示例EDA工具。
顯然，對於各積體電路(IC)層而言，許多特徵可特徵化為具有週期性(或至少是半週期性)圖案，此週期性在簡化轉移至晶圓上多重遮罩層的圖案時可產生有利效果。如上所述，次波長技術的遮罩特徵上任何彎曲或角落會使晶圓上的圖案保真度惡化；因此，在遮罩上使用簡化圖案(或對於任何圖案轉移工具而言)可增進晶圓上(半)週期性圖案的最佳化解析度。
舉例而言，在一實施例中，可使用一第一遮罩於晶圓表面上的第一遮罩層中定義一或多個幾何規則微細線路圖案。特別是，第一遮罩所定義的每一個特徵為次波長，亦即其寬度小於用以形成特徵的光波長，且因而於本文中稱為微細線路特徵。
第3A圖說明了一種積體電路層的簡單佈局300。舉例而言，佈局300的平行特徵可表示形成記憶體陣列 的電晶體閘極。第3B圖說明了一種遮罩301，其包括了可放置在平行特徵303任一側的相移部302(以不同截面細線加以表示的0度相移部與180度相移部)，以將與佈局300相應的線段圖案轉移至晶圓上的第一遮罩層。有利的是，由於其幾何規則圖案之故，遮罩301可用以(部分)定義多種裝置中相同的積體電路層(例如：用於不同積體電路設計的閘極電極層)。因此，雖然遮罩301的成本因使用一或多次解析度增強技術(RETs)而提高(以下進一步說明)，但每一積體電路設計的遮罩成本可低於傳統上使用單一遮罩來完全定義積體電路層者。
第3C圖說明一種微細線路圖案311的幾何規則圖案310，其可利用遮罩301而定義在晶圓上的第一遮罩層中。舉例而言，第一遮罩層可包括光阻、或含有光阻與一或多層下方層的複合遮罩層；當圖案化一複合遮罩層時，光阻(頂層)可首先顯影，而下方層(稱為「硬」遮罩層)可接著被蝕刻。注意有多種類型的材料都可以用於映遮罩層，例如：矽、二氧化矽、氮氧化矽、氮化矽、碳化矽、矽化物、非晶碳、鋁、鈦、氮化鈦、氮化鉭、鎢、有機或無機基質等；因此，一般而言，第一遮罩層可指形成在晶圓上、促進圖案轉移至積體電路層上的任何單一或複合層。
特別是，各微細線路特徵311具有一最小寬度F，其小於用以形成此特徵的光波長(λ)。此外，微細線路圖案 的線距(P)(其可定義為最小寬度F與特徵之間的最小間隔的和)也小於或等於此光波長λ。由於微細線路圖案310的簡明，遮罩301可以最小成本於第一遮罩層上提供微細線路特徵311的最佳解析度。
第3D圖說明一流程圖，其包括了用於利用間隔物微影而在一第一遮罩層中形成微細線路特徵的示例步驟；黑色箭頭從步驟指向其於晶圓上對應產生的結構。在步驟321中，在一犧牲硬遮罩層332(其形成在另一積體電路層333上)上塗佈一光阻層331。在步驟322中，利用第一遮罩來曝光光阻層331，接著使其顯影以形成圖案化的光阻331A。注意此第一遮罩可以使用、或不使用一或多次解析度增強技術而產生。在步驟323中，對犧牲硬遮罩層332進行蝕刻以形成圖案化的犧牲硬遮罩層332A，並移除圖案化的光阻331A。在一實施例中，圖案化的犧牲硬遮罩層332A中的特徵寬度可藉由削減(trimming)光阻及/或藉由過度蝕刻犧牲硬遮罩層而加以調整。
在步驟324中，在圖案化的犧牲硬遮罩層332A的上方均勻一致地沉積第一硬遮罩層334，例如藉由化學氣相沉積(CVD)的方式。在步驟325中，對第一硬遮罩層334進行異向性蝕刻，藉以沿著圖案化的犧牲硬遮罩層332A的側壁留下第一硬遮罩層的「間隔物」335。間隔物335的寬度(相對於圖案化的犧牲硬遮罩層332A而言較為誇大，以更清楚表示 間隔物335)與所沉積的第一硬遮罩層的厚度相關，且因此可為次波長維度。在步驟326中，對圖案化的犧牲硬遮罩層332A進行選擇性移除，以於積體電路層333上一或多個幾何規則微細線路圖案中形成間隔物335。此時，可於間隔物335上方形成另一遮罩層(例如光阻)。為易於說明，此一額外遮罩層是特徵化為第二遮罩層的一部分。
特別是，各微細線路特徵(間隔物)屬次波長，亦即比其形成用的光波長更窄，且微細線路圖案的線距小於或等於此波長。間隔物微影的一項優點在於微細線路特徵的寬度是由沉積層的厚度加以決定，其於整個晶圓上以及晶圓與晶圓間具有高度均勻性。因此，間隔物微影可提供比傳統光阻遮罩層方式更佳的臨界維度(CD)控制。
接著利用一第二遮罩，從第一遮罩層移除、或至少為移除而標定非執行電路設計所需的微細線路特徵。第二遮罩用於曝光不保留微細線路特徵的區域，且保護利用第一遮罩(或在間隔物微影的例子中，從第一遮罩所得)所定義的微細線路特徵的任一所需微細線路特徵。
第4A圖說明一遮罩層400，其中定義了進行電路設計所需的微細線路圖案，其包括兩個所需微細線路特徵401與402。移除區域410與411(其涵蓋非進行電路設計所必須的微細線路特徵)也繪示於第4A圖中。注意微細線路特徵與移出區域之間的錯準容限為(P-F)/2；因此，舉例而言，微細線 路特徵402與移除區域411之間的錯準容限403為(P-F)/2。
注意相對於間隔物微影而言，步驟325中的異向性蝕刻製程實際上將沿著圖案化的犧牲硬遮罩層332A的每一側壁產生間隔物335，如第3E圖所示。因此，第二遮罩也可用於移除微細線路特徵的特徵340A及/或特徵340B。
在一實施例中，第二遮罩上特徵的最小側向維度大於微細線路圖案的線距P，其明顯大於微細線路特徵的寬度。在另一實施例中，微細線路特徵是以間隔物微影所形成，在第二遮罩上特徵的最小側向維度則明顯小於微細線路間隔物圖案的線距P，且其具有的寬度甚至小於在第一遮罩上者。在任一種情形中，僅需較少次(如果有的話)的解析度增強技術來產生第二遮罩；因此，第二遮罩的成本可實質上低於使用單一遮罩定義積體電路層的情形。
在利用第二遮罩進行曝光之後，可經由傳統方法來圖案化第一遮罩層。舉例而言，在一實施例中，若第一遮罩層僅包括一光阻層，則可使用一光阻顯影步驟來圖案化所述第一遮罩層。在另一實施例中，若第一遮罩層包括一光阻層(頂層)與一硬遮罩層(在頂層下方的一或多層)，則可使用一光阻顯影步驟以及一或多次蝕刻步驟。
此時，可接著在積體電路層上方形成一第二遮罩層(例如：一光阻層)。第二遮罩層可用於在需要處連接第一遮罩層的微細線路特徵，且也可用於形成粗略特徵(例如： 墊片)。可使用一第三遮罩來曝露第二遮罩層，在第三遮罩上的特徵所具有的最小側向維度大於微細線路特徵的寬度，且其可等於或大於微細線路圖案的線距P。
第4B圖說明了一粗略特徵420，其可圖案化於第二遮罩層中，以將微細線路特徵401與402連接在一起。注意特徵移除區域410與411僅為參考用而加以繪示。相對於一微細線路特徵而放置的粗略特徵的錯準容限為大於或等於最小寬度F，且小於線距P。因此，粗略特徵420相對於微細線路特徵401的錯準容限421為大於或等於最小特徵寬度F，且小於線距P。在一實施例中，錯準容限421大於或等於最小特徵寬度F，且小於半線距(P/2)。
參照第5A圖至第5F圖，其說明了一種用於自動產生並利用第二遮罩的有效技術。第5A圖說明了一種示例所需佈局圖案500，其包括佈局特徵501、502、503與504。在一實施例中，佈局圖案500可用於執行一記憶體陣列，其包括與第5A圖中所示者相同的許多(數百個、數千個、數百萬個)特徵。
在佈局圖案500中，佈局特徵501與504具有一長度L1，而佈局特徵502與503具有一長度L2。在此一實施例中，每一個佈局特徵501-504都具有一微細線路特徵與一非微細線路特徵(亦即粗略特徵)，所述微細線路特徵具有一最小特徵尺寸Fmin，而所述非微細線路特徵具有一墊片特徵尺寸 Fpad；佈局的最小線距Pmin僅為參考而標示。注意，在光微影業界中，最小特徵尺寸Fmin也稱為臨界維度(CD)，單獨存在的粗略特徵(未示於圖中)其本身並不具有臨界維度，但具有一預定特徵尺寸。
佈局圖案500可疊放在一第一遮罩所定義的微細線路圖案上，或與其對齊。第5B圖說明了一種示例微細線路圖案，其包括微細線路特徵510、511、512與513。第5C圖說明了疊放在微細線路特徵510、511、512與513上、且與其對齊的佈局圖案500。
根據自動產生第二遮罩的構想，並參照第5D圖可知，佈局特徵501-504可沿著臨界維度的各方向(例如箭頭525所示)中擴展；根據一實施例，擴展量為T≦Bloat/2≦Pmin-Fmin-T
其中T為遮罩錯準容限，其一般是由使用的曝光工具決定(例如低於Fmin的1/3)。有利的是，擴展量為「膨脹量(Bloat)/2」可確實保護微細線路特徵的所需部分，並確保鄰近、不需要的微細線路特徵不會受到保護。此外，擴展量為「膨脹量/2」可確保顯著的錯準容限。
第5D圖中繪示了所產生的經膨脹特徵521、522、523與524。注意，較佳為，利用第一遮罩而對欲與晶圓上微細線路特徵對齊的第二遮罩進行圖案化，使得遮罩錯準容限T達到最小。否則，當第二遮罩與微細線路特徵下方的晶 圓上特徵對齊時，T將變為兩倍大。
特別是，此一擴展量影響了微細線路特徵(藉以產生Fpad+Bloat)與粗略特徵(藉以產生Fmin+Bloat)兩者。注意此一擴展量並不影響與臨界維度正交(亦即在水平方向上，基於佈局特徵501-504的取向)的任何特徵維度，因此，經膨脹特徵521、522、523與524分別具有與佈局特徵501、502、503與504相同的長度。
注意擴展粗略特徵以及微細線路特徵明顯使設計複雜度達最小，並藉由軟體工具而促進第二遮罩的自動產生。亦即，由EDA軟體工具輔助的一或多個電路設計者可設計所需佈局圖案(例如第5A圖所示)；為自動產生一遮罩組以進行此佈局圖案，需要將產生第二遮罩所需的步驟(其移除不需要的微細線路特徵及其部分)減至最少。使每一佈局特徵擴展了「膨脹量/2」即可提供這種優勢。具體而言，佈局特徵的微細線路特徵擴展量為「膨脹量/2」可確實保護微細線路特徵的所需部分，而確保相鄰、不需要的微細線路特徵不受保護。此外，佈局特徵的非微細線路特徵擴展量為「膨脹量/2」可確保第三遮罩所定義的粗略特徵與第二遮罩所定義的微細線路特徵連接，而與任何合理錯準無關。亦即，已經藉由使用第二遮罩而形成的每一個粗略特徵的一部分幾乎可保證利用第三遮罩所形成的粗略特徵將連接至薄線路特徵，其與水平或垂直錯準無關。
第5E圖說明了基於利用第二遮罩選擇性蝕刻微細線路特徵所產生的微細線路圖案，其包括經膨脹特徵521-524。注意此一微細線路圖案包括經蝕刻微細線路特徵531-534，其形成了佈局特徵501-504(第5A圖)的微細線路特徵與部分粗略特徵。
第5F圖說明了可由一第三遮罩定義的多個粗略特徵，其中所述粗略特徵確保佈局特徵501-504的粗略特徵的完成。因此，粗略特徵541與經蝕刻微細線路特徵531可形成所需的佈局特徵501，粗略特徵542與經蝕刻微細線路特徵532可形成所需的佈局特徵502，粗略特徵543與經蝕刻微細線路特徵533可形成所需的佈局特徵503，而粗略特徵544與經蝕刻微細線路特徵534可形成所需的佈局特徵504。
第6圖說明了用於以多重遮罩與多重遮罩層來圖案化單一積體電路層的示例步驟，其具有良好的保真度。在步驟601中，可於一第一遮罩層中定義一或多個微細線路特徵，其中各微細線路特徵屬次波長，亦即，其寬度小於其形成用的光波長，且每一微細線路圖案的線距小於或等於此波長。用於提供微細線路圖案的技術可包括使用一相移遮罩(PSM)之光微影、干涉式微影、奈米壓印式微影或間隔物微影。
在步驟602中，可利用一遮罩而自第一遮罩層中移除非進行電路設計所必須的微細線路部分(或是在間隔物 微影的情形中，為移除而進行標定)。遮罩曝露了不需留下微細線路特徵的區域，並保護利用第一遮罩(或由其產生)而定義的微細線路特徵的任何所需特徵。在曝光後，可利用光阻顯影、或光阻顯影與蝕刻(其中所述第一遮罩層包含一硬遮罩層)的組合來圖案化第一遮罩層。圖案化的第一遮罩層至少與積體電路層的所需微細線路特徵相應。
在步驟603中，可在形成於圖案化的第一遮罩層上方的第二遮罩層(例如：光阻)中定義互連與其他粗略特徵，此遮罩層是利用另一遮罩進行曝光。此遮罩上特徵的最小側向維度大於微細線路特徵的寬度，且等於或大於微細線路圖案的線距。注意此一遮罩應與在第一遮罩層所形成的微細線路特徵下方的晶圓上的特徵對齊。在此次曝光之後，第二遮罩層可被圖案化。在一實施例中，定義粗略特徵可得自一所需特徵佈局。舉例而言，第7A圖說明了用於一D型正反器層的示例特徵佈局700，特別是，特徵佈局700包括微細線路特徵701與粗略特徵702，為了僅定義粗略特徵，佈局700可收縮一預定量，直到微細線路特徵701消失為止。第7B圖說明了一種與經收縮程序之後的佈局700相應的佈局710；此時，佈局710可成長相同預定量，藉以導致僅有粗略特徵存在。第7C圖說明了一種與經成長程序之後的佈局710相應的佈局720。此一收縮/成長技術利用簡單的演算法即可有效提供一種僅含粗略特徵的精確佈局。在一實施例中，所述收縮/成長量至少 為微細線路特徵701的一半寬度。
注意在所擷取的佈局中微細線路特徵的寬度可能大於半導體基板上第一遮罩層中所定義的微細線路特徵的實際寬度，這是因為此工業一般會在光阻曝光與顯影之後使用氧電漿處理來「灰化(ashes，亦即收縮)」晶圓上的光阻特徵。此尺寸差異可在前述收縮/成長程序之前進行補償。
注意，在另一實施例中，僅於與微細線路特徵的臨界維度正交的方向中進行所述收縮/成長程序。舉例而言，第7D圖說明了一種與經收縮的佈局700相應的佈局730，其僅於與微細線路特徵的臨界維度正交的方向中進行所述收縮程序。在此一實施例中，第7C圖中的佈局720也同樣與經成長程序之後的佈局730相應。
此時，下方的積體電路層可於步驟604中利用複合遮罩予以圖案化，所述複合遮罩是由圖案化的的第一與第二遮罩層所形成。此次圖案化包括積體電路層的蝕刻(等向性或異向性，如果適當的話)。在圖案化積體電路層之後，至少第一及/或第二遮罩層的光阻層、以及積體電路元件製造中不需要的任何其他層都可被移除。
注意此一多重遮罩與多遮罩層技術產生了以單一方向為取向、且在各微細線路圖案中配置在一規則網格(grid)上的微細線路特徵。雖然對電路配置產生了部分限制，但此一技術可有效使特徵變化量(對於提昇產率而言) 達到最低，並可增進解析度增強技術的使用以實現最有效的小特徵尺寸，達最佳化的電路性能。
已參照如附圖式詳細說明了本發明的示例實施方式，然應知本發明並不限於這些確定的實施例，這些實施例並非用於將本發明限定於所揭露的精確形式。因此，許多修飾與變化都是顯然可推知的。
舉例而言，如上所述，定義於第一遮罩層中的微細線路特徵也可分組為多個微細線路圖案，其中每一個微細線路圖案包括了具有共同線路寬度與線路取向的微細線路特徵。舉例而言，如第3E圖所示，其繪示了可形成兩種微細線路圖案。因此，每一個微細線路圖案可視需要而針對積體電路內的不同單元或區塊予以最佳化。
在一實施例中，可使用干涉式微影而不利用遮罩即於晶圓表面上第一遮罩層中定義一或多個幾何規則微細線路圖案，每一個因而定義於第一遮罩層中的特徵都屬次波長維度。此外，各微細線路圖案的線距為小於或等於此波長。可使用的是具有各種複雜度與設計精密度的干涉式微影工具，可於干涉式微影製程中使用正或負光阻。
在另一實施例中，可使用壓印式微影而不利用遮罩即於晶圓表面上第一遮罩層中定義一或多個幾何規則微細線路圖案，每一個微細線路特徵的寬度皆為極小(小於10nm)，這是因為壓印式微影的解析度僅受限於壓印用模具中 所能產生的最小特徵尺寸；此外，各微細線路圖案的線距也可為極小(小於10nm)。在商業上已有多種壓印式微影工具，在壓印式微影製程中可使用正或負光阻。因為用於壓印的模具僅限定微細線路特徵，其可用於定義(至少部分定義)多種裝置中的相同積體電路層(例如：不同積體電路設計的閘極電極層)。因此，雖然其成本會因為其微細特徵尺寸而高昂，但每一積體電路設計所需的模具成本可低於傳統上使用單一模具來完全定義一積體電路層者。
接著可利用一第一遮罩、從第一遮罩層中移除由干涉式微影或壓印式微影所定義、但非執行電路設計所必須的微細線路圖案的特徵。就一正光阻而言，第一遮罩暴露了不需保留微細線路特徵的區域，並可保護利用干涉式或壓印式微影製程所定義的微細線路圖案的任何所需特徵。此第一遮罩上特徵的最小側向維度可大於微細線路圖案的線距，其明顯大於微細線路特徵的寬度。因此，用於產生第一遮罩的解析度增強技術(如果有的話)所需的次數極少。因此，第一遮罩的成本可實質上低於以單一遮罩來定義積體電路層者。
在此次曝光之後，可經由光阻顯影或光阻顯影與蝕刻(其中所述第一遮罩層包含一硬遮罩層)的組合來圖案化第一遮罩層。此時，圖案化的的第一遮罩層與積體電路層的所需微細線路特徵直接相應。
接著可使用一第二遮罩層(例如：一光阻層)而於需要處連接第一遮罩層的微細線路特徵，且也可用於形成粗略特徵。可使用一第二遮罩來曝露第二遮罩層，在第二遮罩上的特徵所具有的最小側向維度大於微細線路特徵的寬度，且其可等於或大於微細線路圖案的線距。因此，用於產生第二遮罩的解析度增強技術(如果有的話，如光學鄰近校正)所需的次數極少。因此，第二遮罩的成本可實質上低於以單一遮罩來定義積體電路層者。在此次曝光後，可對第二遮罩層進行圖案化。
此時，可使用由圖案化的第一及第二遮罩層所形成的複合遮罩來圖案化下方的積體電路層。積體電路圖案化製程可包括積體電路層的等向性或異向性(如果適當的話)蝕刻；在圖案化積體電路層之後，至少第一與第二遮罩層的光阻層、以及積體電路元件製造中不需要的任何其他膜層會被移除。
如上所述，第二遮罩是利用電子設計自動化(EDA)工具(或利用電腦或處理器運行的其他軟體工具)自動產生。第8圖繪示了一種示例數位專用積體電路(ASIC)設計流程的簡化表示，其包括示例EDA工具。在高規格上，所述製程開始於產品構想(步驟810)，且於一EDA軟體設計程序中實現(步驟810)，當設計完成時，其即可跳出(taped-out)，即事件840。在設計跳出之後，會發生製造程 序(步驟850)以及封裝與裝配程序(步驟860)，其產生了完成的晶片(結果870)。
EDA軟體設計程序(步驟810)實際上是由數個步驟812-830所組成，其以線性方式顯示以求簡要。在實際的ASIC設計程序中，特定的設計可能需要來回進行步驟，直到通過特定測試為止；同樣的，在任何實際設計程序中，這些步驟可以不同次序及組合進行。因此，本文描述旨在藉由文字方式而提供對本發明的通盤瞭解、而非提出或建議特定ASIC的特定設計流程。現將提出EDA軟體設計流程(步驟810)的構成步驟。
系統設計(步驟812)：設計者描述所欲執行的功能，其可進行「若-則(what-if)」計畫以精製功能性、檢查成本等。可在此階段進行硬體-軟體架構的區隔。此步驟中可使用的Synopsys,Inc.的示例EDA軟體產品包括了Model Architect、Saber、System Studio以及DesignWare®等產品。
邏輯設計與功能確認(步驟814)：在此階段，寫入系統中模組的VHDL或Verilog編碼，並針對功能精確度而檢驗設計。更具體而言，檢驗所述設計以確保其可產生正確的輸出。此步驟中可使用的Synopsys,Inc.的示例EDA軟體產品包括了VCS、VERA、DesignWare®、Magellan、Formality、ESP與LEDA產品。
合成與測試設計(步驟816)：在此，將 VHDL/verilog轉譯為淨表單(netlist)，所述淨表單可針對標的技術而予以最佳化。此外，進行測試的設計與執行，以允許檢驗所完成的晶片。此步驟中可使用的Synopsys,Inc.的示例EDA軟體產品包括了Design Compiler®、Power Compiler、Tetramax以及DesignWare®等產品。
淨表單確認(步驟818)：在此階段中檢驗淨表單以與時序限制相符、並與VHDL/Verilog來源碼相應。此步驟中可使用的Synopsys,Inc.的示例EDA軟體產品包括了Formality、Primetime與VCS產品。
設計計畫(步驟820)：在此，建構出針對該晶片的一項完整基礎計畫(floorplan)，並針對時序與頂層排程(top-level routing)而進行分析。此步驟中可使用的Synopsys,Inc.的示例EDA軟體產品包括Astro與IC Compiler產品。
實體執行(步驟822)：在此階段進行放置(定位電路元件)與排程(連接電路元件)。此步驟中可使用的Synopsys,Inc.的示例EDA軟體產品包括Astro與IC Compiler產品。
分析與擷取(步驟824)：在此步驟中，以電晶體等級來確認電路功能，其接著可允許what-if的精確確認。此步驟中可使用的Synopsys,Inc.的示例EDA軟體產品包括AstroRail、PrimeRail、Primetime與Star RC/XT產品。
實體確認(步驟826)：在此步驟中進行各種檢驗 功能，以確保製造、電性問題、微影問題、以及電路上的正確性。此步驟中可使用的Synopsys,Inc.的示例EDA軟體產品包括Hercules產品。
解析度增強(步驟828)：此步驟涉及了佈局的幾何放大以增進設計的可製造性。在這些幾何放大中可包括如第5A-5F圖中所述的技術。此步驟中可使用的Synopsys,Inc.的示例EDA軟體產品包括Proteus、ProteusAF與PSMGen產品。
遮罩資料準備(步驟830)：此步驟提供了「跳出」的資料以進行微影用遮罩的製造，以產生最終完成的晶片。此步驟中可使用的Synopsys,Inc.的示例EDA軟體產品包括CATS(R)系列產品。
EDA軟體/工具可有利執行於一或多個電腦程式中，其於一可編程系統執行；所述可編程系統包括至少一編程處理器，其耦接以自一資料儲存系統、至少一輸入裝置及至少一輸出裝置接收資料與指令，並將資料與指令傳送至該處。各電腦程式都可以高規程序或物件導向編程語言來進行，或以組合語言或機械語言進行(如果需要的話)；且在任何一種情形中，語言可為一種經組構或經轉譯的語言。舉例而言，適當的處理器包括了通用型與專用型微處理器、以及其他類型的微控制器。一般而言，處理器將自一唯讀記憶體及/或一隨機存取記憶體接收指令。一般而言，電腦包括一或多個主要儲存裝置以儲存資料檔案，這些裝置包括磁碟(例 如內部硬碟與可移除式硬碟、磁光碟、與光碟)。適用於明白體現電腦程式指令與資料的裝置包括了所有形式的非揮發性記憶體，例如EPROM、EEPROM以及快閃記憶裝置、磁碟(例如內部硬碟與可移除式硬碟、磁光碟、與CDROM)。前述任一者都可由ASICs增補或合併於其中。
因此，應知本發明的範疇是由下述申請專利範圍與其等效方式予以限定。
P-RAFCH‧‧‧實體隨機存取回饋通道

Claims (22)

  1. 一種用於轉移一電路設計佈局至一積體電路(IC)層的方法，該方法包括：使用一解析度增強技術(RET)以於一第一遮罩層中定義一或多個微細線路圖案，其中該第一遮罩層是形成在所述積體電路層上，其中各微細路線圖案的每一個特徵所具有的一維度小於用於定義該微細線路圖案的一光波長，其中各微細線路圖案的一線距小於或等於該波長；移除或標定該微細線路圖案的移除部分，以及保護在該第一遮罩層中所定義的該微細線路特徵的所需特徵，其中對移除之移除或標定包括擷取該積體電路層的一所需佈局，並擴展該所需佈局的各佈局特徵；圖案化該第一遮罩層，藉以形成一圖案化的第一遮罩層；在該圖案化的第一遮罩層的上方形成一第二遮罩層；在該第二遮罩層中定義該電路設計佈局的多個粗略特徵，其中至少一粗略特徵是為連接兩個微細線路特徵而形成，其中定義該多個粗略特徵包括擷取該所需佈局、進行一收縮操作直到在該所需佈局上的任何微細線路特徵消失為止、及對一收縮的佈局進行一成長程序，使得任何粗略特徵具有與該所需佈局的一尺寸實質相同的一尺 寸，其中該收縮及成長操作是僅在與該微細線路特徵的一長度正交的方向中進行；圖案化該第二遮罩層；以及利用由該圖案化的第一遮罩層與該圖案化的第二遮罩層所形成的一複合遮罩來圖案化該積體電路層。
  2. 如申請專利範圍第1項所述的方法，其中將各佈局特徵擴展膨脹值/2(Bloat/2)的一數量，其中T≦Bloat/2≦Pmin-Fmin-T其中T為一遮罩錯準容限，Pmin為該所需佈局的一最小線距，而Fmin為一臨界維度。
  3. 如申請專利範圍第1項所述的方法，其中該解析度增強技術包括一相移光罩(PSM)、干涉式微影、奈米壓印式微影、以及間隔物微影其中之一。
  4. 如申請專利範圍第1項所述的方法，其中該圖案化該第一遮罩層的步驟包括一光阻顯影以及一光阻顯影與蝕刻的組合其中之一。
  5. 如申請專利範圍第1項所述的方法，其中該第二遮罩層是一光阻層。
  6. 如申請專利範圍第1項所述的方法，其中定義該多個粗略特徵是使用一粗略遮罩進行，其中，根據特定粗略特徵的一尺寸與一形狀，對該粗略特徵遮罩進行一或多次解析度增強技術。
  7. 如申請專利範圍第1項所述的方法，其中圖案化該積體電路層可包括蝕刻該積體電路層。
  8. 如申請專利範圍第7項所述的方法，更包括：在圖案化該積體電路層之後，至少移除該第一與第二遮罩層的光阻層。
  9. 如申請專利範圍第8項所述的方法，更包括：在移除光阻層之後，移除用於該第一與第二遮罩層中、但非積體電路元件製造所需的任何其他層。
  10. 一種用於一微影製程以圖案化多重遮罩層的遮罩組，該多重遮罩層用於圖案化一積體電路層，該遮罩組包括：一第一遮罩，僅用於定義一第一遮罩層中的微細線路特徵，其中各微細線路特徵具有的一維度小於用以定義該微細線路特徵的一光波長；一第二遮罩，用於移除或標定該微細線路特徵的移除部分，其中該第二遮罩包括膨脹的特徵，每一個膨脹的特徵與一所需佈局的一佈局特徵相對應，其僅擴展於沿著該佈局特徵的一臨界維度的方向，且其中該所需佈局中的至少一個佈局特徵包括一微細線路特徵與一粗略特徵；以及一第三遮罩，用於在一第二遮罩層中定義該積體電路層的多個粗略特徵，該第二遮罩層是形成在一圖案化的第一遮罩層上，其中至少一粗略特徵是為連接兩個微細線路特徵而形成。
  11. 如申請專利範圍第10項所述的遮罩組，其中各佈局特徵被擴展膨脹值/2(Bloat/2)的一數量，其中T≦Bloat/2≦Pmin-Fmin-T其中T為一遮罩錯準容限，Pmin為該所需佈局的一最小線距，而Fmin為該臨界維度。
  12. 如申請專利範圍第10項所述的遮罩組，其中該多個粗略特徵是從該所需佈局利用一收縮/成長操作而得，每一個粗略特徵僅收縮/成長於與該微細線路特徵的一臨界維度正交的方向。
  13. 如申請專利範圍第10項所述的遮罩組，其中該第一遮罩包括相移區域。
  14. 如申請專利範圍第10項所述的遮罩組，其中第三遮罩是根據特定粗略特徵的一尺寸與一形狀，使用一或多次解析度增強技術而產生。
  15. 一種用於圖案化一積體電路層的微影系統，包括：一光源；一遮罩組，用於使用該光源圖案化多重遮罩層，該遮罩組包括：一第一遮罩，僅用於定義一第一遮罩層中的微細線路特徵，其中各微細線路特徵具有的一維度小於該光源的一波長，且其中一微細線路圖案的一線距小於或等於該波長，該微細線路圖案包括一組該微細線路特徵； 一第二遮罩，用於移除或標定該微細線路特徵的移除部分，其中該第二遮罩包括膨脹的特徵，每一個膨脹的特徵與一所需佈局的一佈局特徵相對應，其僅擴展於沿著該佈局特徵的一臨界維度的方向，且其中該所需佈局中的至少一個佈局特徵包括一微細線路特徵與一粗略特徵；以及一第三遮罩，用於在一第二遮罩層中定義該積體電路層的多個粗略特徵，該第二遮罩層是形成在一圖案化的第一遮罩層上，其中至少一粗略特徵是為連接兩個微細線路特徵而形成。
  16. 如申請專利範圍第15項所述的微影系統，其中各佈局特徵被擴展膨脹值/2(Bloat/2)的一數量，其中T≦Bloat/2≦Pmin-Fmin-T其中T為一遮罩錯準容限，Pmin為該所需佈局的一最小線距，而Fmin為該臨界維度。
  17. 如申請專利範圍第15項所述的微影系統，其中該多個粗略特徵是從該所需佈局利用一收縮/成長操作而得，每一個粗略特徵僅收縮/成長於與該微細線路特徵的一臨界維度正交的方向。
  18. 如申請專利範圍第15項所述的微影系統，其中該第一遮罩包括相移區域。
  19. 如申請專利範圍第15項所述的微影系統，其中第三遮罩是根據特定粗略特徵的一尺寸與一形狀，使用一或多次解析度增強技術而產生。
  20. 一種用於一微影製程以圖案化多重遮罩層的遮罩組，該多重遮罩層用於圖案化一積體電路層，該遮罩組包括：一第一遮罩，用於移除或標定一第一遮罩層中定義的微細線路特徵的移除部分，其中該第一遮罩包括膨脹的特徵，每一個膨脹的特徵與一所需佈局的一佈局特徵相對應，其僅擴展於沿著該所需佈局的一臨界維度的方向；一第二遮罩，用於在一第二遮罩層中定義一電路設計的多個粗略特徵，該第二遮罩層是形成在一圖案化的第一遮罩層上，該圖案化的第一遮罩層至少部份使用該第一遮罩從該第一遮罩層的曝光而產生，其中至少一個粗略特徵是為連接兩個微細線路特徵而形成。
  21. 如申請專利範圍第20項所述的遮罩組，其中各佈局特徵被擴展膨脹值/2(Bloat/2)的一數量，其中T≦Bloat/2≦Pmin-Fmin-T其中T為一遮罩錯準容限，Pmin為該所需佈局的一最小線距，而Fmin為該臨界維度。
  22. 如申請專利範圍第20項所述的遮罩組，其中該多個粗略特徵是從該所需佈局利用一收縮/成長操作而得，每一個粗 略特徵僅收縮/成長於與該微細線路特徵的一臨界維度正交的方向。
TW098130526A 2009-05-13 2009-09-10 使用自動產生遮罩及多遮罩層圖案化單積體電路層 TWI486802B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/465,562 US8399183B2 (en) 2009-05-13 2009-05-13 Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers

Publications (2)

Publication Number Publication Date
TW201040765A TW201040765A (en) 2010-11-16
TWI486802B true TWI486802B (zh) 2015-06-01

Family

ID=43068778

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098130526A TWI486802B (zh) 2009-05-13 2009-09-10 使用自動產生遮罩及多遮罩層圖案化單積體電路層

Country Status (7)

Country Link
US (2) US8399183B2 (zh)
EP (1) EP2430650A4 (zh)
JP (1) JP5076025B2 (zh)
KR (1) KR20120011902A (zh)
CN (2) CN102160144B (zh)
TW (1) TWI486802B (zh)
WO (1) WO2010132071A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI666562B (zh) * 2016-10-24 2019-07-21 荷蘭商Ａｓｍｌ荷蘭公司 用於圖案組態之方法
TWI697095B (zh) * 2016-11-04 2020-06-21 大陸商廈門市三安光電科技有限公司 微元件的轉移裝置、微元件的轉移方法、微元件裝置的製造方法、微元件裝置及電子設備

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399183B2 (en) 2009-05-13 2013-03-19 Synopsys, Inc. Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers
JP2010266643A (ja) * 2009-05-14 2010-11-25 Sony Corp マスクパターンの設計方法、マスクセットの製造方法、及び半導体装置の製造方法
US8448120B2 (en) * 2011-05-09 2013-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. RC extraction for single patterning spacer technique
US8997026B1 (en) * 2012-05-11 2015-03-31 Cadence Design Systems, Inc. System and method for self alignment of pad mask
US9240321B2 (en) * 2013-08-05 2016-01-19 Kabushiki Kaisha Toshiba Mask having separated line patterns connected by a connecting pattern
KR102163187B1 (ko) * 2013-10-21 2020-10-08 삼성전자 주식회사 반도체 장치의 제조 방법 및 이를 구현하기 위한 컴퓨팅 시스템
US9761450B1 (en) 2016-09-26 2017-09-12 International Business Machines Corporation Forming a fin cut in a hardmask
EP3588190A1 (en) 2018-06-25 2020-01-01 ASML Netherlands B.V. Method for performing a manufacturing process and associated apparatuses
WO2020243841A1 (en) * 2019-06-05 2020-12-10 Vuereal Inc. Patterning techniques for vertical solid state devices
CN113985526B (zh) * 2021-10-26 2023-07-21 南京南智先进光电集成技术研究院有限公司 一种基于套刻的铌酸锂薄膜波导微环制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200421042A (en) * 2002-11-12 2004-10-16 Asml Masktools Inc Method and apparatus for performing model-based layout conversion for use with dipole illumination
US20080280217A1 (en) * 2006-05-24 2008-11-13 Synopsys, Inc. Patterning A Single Integrated Circuit Layer Using Multiple Masks And Multiple Masking Layers

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226362A (ja) * 1994-02-10 1995-08-22 Ricoh Co Ltd フォトレジストパターン形成方法
US6297110B1 (en) * 1994-07-29 2001-10-02 Stmicroelectronics, Inc. Method of forming a contact in an integrated circuit
JP3592105B2 (ja) * 1998-10-29 2004-11-24 キヤノン株式会社 マスクパターン作成方法および装置
JP2001042545A (ja) * 1999-07-30 2001-02-16 Hitachi Ltd 半導体装置の製造方法
US20050073671A1 (en) * 2003-10-07 2005-04-07 Intel Corporation Composite optical lithography method for patterning lines of substantially equal width
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
JP2007123342A (ja) * 2005-10-25 2007-05-17 Nec Electronics Corp 半導体装置の製造方法。
US7473648B2 (en) * 2006-03-07 2009-01-06 International Business Machines Corporation Double exposure double resist layer process for forming gate patterns
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US8018070B2 (en) * 2007-04-20 2011-09-13 Qimonda Ag Semiconductor device, method for manufacturing semiconductor devices and mask systems used in the manufacturing of semiconductor devices
US7759242B2 (en) * 2007-08-22 2010-07-20 Qimonda Ag Method of fabricating an integrated circuit
US8399183B2 (en) 2009-05-13 2013-03-19 Synopsys, Inc. Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200421042A (en) * 2002-11-12 2004-10-16 Asml Masktools Inc Method and apparatus for performing model-based layout conversion for use with dipole illumination
US20080280217A1 (en) * 2006-05-24 2008-11-13 Synopsys, Inc. Patterning A Single Integrated Circuit Layer Using Multiple Masks And Multiple Masking Layers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI666562B (zh) * 2016-10-24 2019-07-21 荷蘭商Ａｓｍｌ荷蘭公司 用於圖案組態之方法
US11681849B2 (en) 2016-10-24 2023-06-20 Asml Netherlands B.V. Method for optimizing a patterning device pattern
TWI697095B (zh) * 2016-11-04 2020-06-21 大陸商廈門市三安光電科技有限公司 微元件的轉移裝置、微元件的轉移方法、微元件裝置的製造方法、微元件裝置及電子設備

Also Published As

Publication number Publication date
US20100291476A1 (en) 2010-11-18
EP2430650A1 (en) 2012-03-21
US8399183B2 (en) 2013-03-19
JP5076025B2 (ja) 2012-11-21
EP2430650A4 (en) 2014-08-27
CN102160144A (zh) 2011-08-17
TW201040765A (en) 2010-11-16
JP2011520298A (ja) 2011-07-14
CN102160144B (zh) 2014-03-12
WO2010132071A1 (en) 2010-11-18
US20130171548A1 (en) 2013-07-04
US8592109B2 (en) 2013-11-26
KR20120011902A (ko) 2012-02-09
CN201749291U (zh) 2011-02-16

Similar Documents

Publication Publication Date Title
TWI486802B (zh) 使用自動產生遮罩及多遮罩層圖案化單積體電路層
US7537866B2 (en) Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7560201B2 (en) Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US8802574B2 (en) Methods of making jogged layout routings double patterning compliant
US7739651B2 (en) Method and apparatus to determine if a pattern is robustly manufacturable
EP2198343B1 (en) Improving process model accuracy by modeling mask corner rounding effects
Pang et al. Inverse lithography technology (ILT): What is the impact to the photomask industry?
US7691549B1 (en) Multiple exposure lithography technique and method
US8993224B2 (en) Multiple patterning process for forming trenches or holes using stitched assist features
US8148051B2 (en) Method and system for manufacturing openings on semiconductor devices
US8713488B2 (en) Layout design defect repair based on inverse lithography and traditional optical proximity correction
TW201908861A (zh) 使用骨架之規則輔助特徵安置
WO2001084237A2 (en) Semiconductor device fabrication using a photomask designed using modeling and empirical testing
US7945869B2 (en) Mask and method for patterning a semiconductor wafer
US20140258946A1 (en) Mask set for double exposure process and method of using the mask set
JP2004054115A (ja) パターン転写用フォトマスクのパターンレイアウト方法、パターン転写用フォトマスクおよび半導体装置の製造方法
US8092958B2 (en) Mask and method for patterning a semiconductor wafer
US8778604B2 (en) Mask set for double exposure process and method of using the mask set
JP5340534B2 (ja) 集積回路のためのマスク・レイアウト設計方法およびプログラムならびに集積回路のマスク・レイアウトの最適化方法
TWI548932B (zh) 用於雙重曝光製程的光罩組暨使用該光罩組的方法
US6720114B1 (en) Method of forming an alternating phase shift circuitry fabrication mask, method of forming a circuitry fabrication mask having a subtractive alternating phase shift region, and alternating phase shift mask
JP2008116506A (ja) マスクデータ処理方法と半導体装置の製造方法
US6911301B2 (en) Methods of forming aligned structures with radiation-sensitive material
Shin et al. Model-based OPC for 0.13-um contacts using 248-nm Att PSM
Muddu Predictive modeling of integrated circuit manufacturing variation