CN102682143B - 用于单图案化间隔件技术的rc提取 - Google Patents
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- 238000000605 extraction Methods 0.000 title abstract description 11
- 238000005516 engineering process Methods 0.000 title abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 56
- 238000013461 design Methods 0.000 claims abstract description 51
- 238000012731 temporal analysis Methods 0.000 claims abstract description 39
- 238000000700 time series analysis Methods 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 25
- 238000000059 patterning Methods 0.000 claims description 19
- 238000004088 simulation Methods 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 9
- 238000005259 measurement Methods 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 12
- 239000000284 extract Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 238000004458 analytical method Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000012937 correction Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 101150064138 MAP1 gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000013316 zoning Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/12—Timing analysis or timing optimisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- General Engineering & Computer Science (AREA)
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Abstract
本发明提供一种方法，包括利用电子设计自动化工具执行布局布线操作，以形成将被用于形成半导体器件的电路图案的光掩模的最初布局。布局布线操作由多个单图案化间隔件技术(SPST)布线规则规范。在利用RC提取工具的EDA工具中模拟虚拟导电填充图案，以预测将被添加至光掩模的最初布局中的虚拟导电填充图案的位置和尺寸。基于最初布局和模拟的虚拟导电填充图案，在EDA工具中执行电路图案的RC时序分析。
Description
技术领域
本主题一般地涉及半导体制造，并且更具体地，涉及利用电子设计自动化工具制造小型电路几何结构。
背景技术
在半导体制造工艺中，光刻胶图案的分辨度在大约45纳米(nm)的半节距处开始变得模糊。为了继续利用为较大技术节点而购买的制造设备，已经开发出双曝光(double exposure)方法。
双曝光涉及利用衬底相同层上连续的两个不同掩模在该衬底的单层上形成图案。利用第一掩模形成一套第一图案。定位第二掩模中的图案，以便形成插入在第一掩模形成的第一图案之间的第二图案。结果是，能够减少结合的图案中的最小线间距，而保持较好的分辨率。在被称作双偶极子光刻(double dipole lithography，DDL)的方法中，待被形成在层上的图案被分解，并且形成在只具有水平线的第一掩模上，以及只具有垂直线的第二掩模上。据称该第一和第二掩模具有一维(1-D)图案，能够利用现有平版印刷工具印制该图案。
利用两个掩模的另一双曝光形式被称为双图案化技术(DPT)。与DDL的1-D法不同，有些情况下，DPT在相同掩模上允许由垂直部分和水平部分形成的顶点(角)。因此，在总IC布局方面，DPT一般能够比DDL允许更多的缩减。DPT是类似于用于图形理论中布局分裂的双染色问题的布局分裂法。布局的多边形和临界间距(critical space)分别类似于图形的顶点和边缘。将与边缘连接的两个相邻顶点分配不同颜色。只可以分配两种“颜色种类”。层上的每个图案都分配为第一或第二“颜色”。通过第一掩模形成第一颜色的图案，并且通过第二掩模形成第二颜色的图案。只要图形不是奇圈(odd-cycle)和环形的，其就是2-可着色的(2-colorable)。虽然DPT有很多优点，但是其运算比较密集。
当利用两种不同的光掩模图案化相同的层时，会发生图案的位移。
发明内容
根据本发明的一个发明，提供一种方法，包括：利用布局布线电子设计自动化(EDA)工具执行布局布线操作，以形成将被用于形成半导体器件的电路图案的光掩模的最初布局，所述布局布线操作通过多个单图案化间隔件技术(SPST)布线规则规范；利用所述布局布线EDA工具中的RC提取工具模拟虚拟导电填充图案，以预测将要被添加至所述光掩模的所述最初布局中的虚拟导电填充图案的位置和尺寸；以及在所述布局布线EDA工具中执行所述电路图案的RC时序分析，基于所述最初布局和所述模拟的虚拟导电填充图案，执行所述RC时序分析。
优选地，所述SPST布线规则使得第一路径和第二路径交替布置，并且沿着所述第一路径和所述第二路径相应地布置第一图案和第二图案，以便所述第一图案包括在所述光掩模中，所述第二图案被排除在所述光掩模之外，但被限定在间隔件之间，形成的所述间隔件与利用所述光掩模的所述第一图案形成的所述电路图案相邻。
优选地，所述SPST布线规则将所述第一图案之间的端对端间距限制为：所述间隔件宽度的两倍，或大于或等于两倍的所述间隔件宽度加上虚拟导电填充图案的最小允许长度的总和。
优选地，所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直于所述第一图案之一延伸并与其邻接，用于形成垂直间隔件以限定所述第二图案之一的端部，沿着与所述第一图案之一平行的方向测量所述最小长度。
优选地，所述SPST布线规则将所述第二图案之间的端对端间距限制为：两倍的所述间隔件宽度加上所述垂直虚拟导电图案的最小长度的总和，或大于或等于四倍的所述间隔件宽度加上两倍的所述垂直虚拟导电图案最小长度再加上虚拟导电填充图案的最小允许长度的总和。
优选地，所述SPST布线规则将所述第二图案之一的端部和所述第一图案之一中的转弯部分之间的端点对转弯部分间距限制为：间隔件的宽度，或大于或等于三倍的间隔件宽度加上垂直虚拟导电图案的最小长度再加上虚拟导电填充图案的最小允许长度的总和。
优选地，所述方法进一步包括：向包括第一数据的所述RC提取工具输入蚀刻表，所述第一数据用于模拟两个所述第二图案的纵向位置之间的所述第一图案之一的第一部分的第一边缘偏移；以及输入用于设置两个所述第二图案的纵向位置之间的所述第一图案之一的第二部分的设计规则，其中所述第一数据和所述第二数据互不相同。
优选地，所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直所述第一图案之一并与其邻接，用于形成垂直间隔件，以限定所述第二图案之一的端部；以及所述垂直虚拟导电图案的宽度以所述间隔件的宽度为基础。
优选地，所述垂直虚拟导电图案的宽度是所述间隔件宽度的一半。
优选地，该方法进一步包括：将所述虚拟导电填充图案插入在所述最初布局中；并且然后根据其中插入有所述虚拟导电图案的所述布局形成所述光掩模。
优选地，该方法进一步包括：利用所述光掩模的所述第一图案，在半导体衬底上形成所述电路图案；形成与所述第一图案邻接的间隔件，以便限定所述间隔件之间的区；以及向所述间隔件之间所限定的区填充导电材料，以形成所述第二图案。
根据本发明的另一方面，提供一种系统，包括：有形机器可读存储介质，所述有形机器可读存储介质用于存储布局布线电子设计自动化(EDA)工具中产生的数据，所述数据表示将被用于形成半导体器件的电路图案的光掩模的最初布局，所述最初布局由多个单图案化间隔件技术(SPST)布线规则规范；所述布局布线EDA工具中的RC提取工具被设置成：通过预测将被添加至所述光掩模的所述最初布局中的虚拟导电填充图案的位置和尺寸模拟所述虚拟导电填充图案；以及执行所述电路图案的RC时序分析，基于所述最初布局和所述模拟的虚拟导电填充图案执行所述RC时序分析。
优选地，所述SPST布线规则促使交替布置第一路径和第二路径，并且沿着所述第一路径和所述第二路径分别布置第一图案和第二图案，以便所述第一图案包括在所述光掩模中，所述第二图案被排除在所述光掩模之外，但被限定在间隔件之间，待形成的所述间隔件与利用所述光掩模的所述第一图案形成的所述电路图案相邻。
优选地，所述SPST布线规则将所述第一图案之间的端对端间距限制成：所述间隔件宽度的两倍，或大于或等于两倍的所述间隔件宽度加上所述虚拟导电填充图案的最小允许长度的总和。
优选地，所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直于所述第一图案之一延伸并与其邻接，用于形成垂直间隔件以限定所述第二图案之一的端部，沿与所述第一图案之一平行的方向测量所述最小长度。
优选地，所述SPST布线规则将所述第二图案之间的端对端间距限制成：两倍的所述间隔件宽度加上所述垂直虚拟导电图案的最小长度的总和，或大于或等于四倍的所述间隔件宽度加上两倍的所述垂直虚拟导电图案最小长度再加上所述虚拟导电填充图案的最小允许长度的总和。
优选地，所述SPST布线规则将所述第二图案之一的端部和所述第一图案之一的转弯部分之间的端点对转弯部分间距限制成：所述间隔件的宽度，或大于或等于三倍的所述间隔件宽度加上所述垂直虚拟导电图案的最小长度再加上所述虚拟导电填充图案的最小允许长度的总和。
优选地，所述系统进一步包括存储第一蚀刻表的第二机器可读存储介质部分，所述第一蚀刻表包括用于模拟与所述第二图案之一相邻的所述第一图案之一的第一部分的第一边缘偏移的第一数据，并且提供设计规则，所述设计规则用于模拟不与任何所述第二图案相邻的所述第一图案之一的第二部分，其中所述第一数据和所述第二数据互不相同。
优选地，所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直所述第一图案之一并且与其邻接，用于形成垂直间隔件以限定所述第二图案之一的端部；以及所述垂直虚拟导电图案的宽度以所述间隔件的宽度为基础。
优选地，所述第二边缘偏移相对于所述第一边缘偏移超出所述间隔件宽度的一半。
附图说明
图1示出了具有足以形成多个所需连接的多个第一和第二图案的布局；
图2A示出了具有多个第一图案的布局并且添加了虚拟图案的光掩模；
图2B示出了具有多个第一图案以及形成于其上的侧壁间隔件的衬底；
图2C示出了具有形成于其上的多个第二图案的衬底；
图2D是沿图2B的剖面线2D-2D的截面图；
图2E是沿图2B的剖面线2E-2E的截面图；
图3A是一种布局和RC提取方法的示意图；
图3B是另一种布局和RC提取方法的示意图；
图4A是用于A图案的端对端布线规则的计算示意图；
图4B是用于B图案的端对端布线规则的计算示意图；
图4C是用于A图案的端点对转弯部分布线规则的计算示意图；
图4D和4E是输入至RC提取工具的两个蚀刻表中包括的示意性代表数据；
图5是布置光掩模和形成图案的方法的流程图；
图6是用于执行图5的方法的系统的方框图。
具体实施方式
对于示例性实施例的描述旨在接合附图进行阅读，附图被认为是整个书面描述的一部分。在描述中，相关术语，例如“下面的”、“上面的”、“水平的”、“垂直的”、“在...之上”、“在...之下”、“向上的”、“向下的”、“顶部”和“底部”以及其派生词(例如“水平地”、“向下地”、“向上地”等)都应参照以下讨论的视图中描述或示出的方向进行解释。这些相关术语用于使描述更方便，并且不要求以特定的方向构建或操作装置。
将2010年10月19日提交的申请号为12/907,640的美国专利申请合并于此作为参考。此处描述了利用单图案化间隔件技术(Single-PatterningSpacer Technique，SPST)的双图案技术。
图1示出了通过布局布线工具形成的并且希望形成在衬底20上的多个第一图案(A图案)26A1和第二图案(B图案)26B 1。衬底20可以是半导体晶片20。例如，可以在形成在晶片20上的集成电路(IC)的后段制程(BEOL)层间绝缘(ILD)层中形成图案26A1、26B1。图案26A1、26B1包括功能性部分，期望这些部分例如使两个或更多其他电路元件或部分(未示出)彼此连接。例如，图案26A1连接导电通孔(未示出)，这些导电通孔将信号传送至衬底的有源层、或其他互连层、或将要形成在衬底20上的接合焊盘中的电路，或者从衬底的有源层、或其他互连层、或将要形成在衬底上的接合焊盘中的电路中携带信号。
图2A-2C示出了执行SPST方法的三个步骤。在SPST方法中，以交替模式布置标记为“A路径”和“B路径”的多个路径。在部分实施例中，通过最小间距将A路径相互间隔开，该最小间距用于在给定技术节点(不使用双图案技术)处通过单光掩模的单次曝光形成清晰图案。因此，相邻的A路径和B路径之间的距离比最小间距更小。在下述部分实施例中，B路径在A路径中间，并且A路径之间的间距均匀。
图2A示出了在光掩模38上形成的多个第一图案(A图案)42A。利用光刻工艺在衬底20上图案化A图案42A。图案42A包括部分42A1、42A2以及42A3。图案42A1包括需要使两个或更多其他电路元件或部分(未示出)相互连接的功能性部分。图案42A1与图1中示出的所需A图案26A1对应。布线器还布置B图案42B1的位置，不过在SPST方法中，B图案不包括在光掩模38中。
在光掩模38上形成附加虚拟A图案42A2、42A3，并且在衬底20上图案化这些图案。为便于制造，可以通过半导体专业代工厂插入虚拟A图案42A2、42A3。例如，插入虚拟A图案42A2、42A3用于限定间隔件50(图2B)的界线，该间隔件随后被用作用于形成B图案26B1、26B2(图2C)的硬掩模。部分虚拟A图案42A3沿着A图案42A1的纵向轴线延伸。其他虚拟图案42A2沿着与A图案42A1和/或虚拟A图案42A3垂直的方向延伸。这里也将这些垂直的虚拟图案42A2称作“断路(breaker)图案”。在图2A-2C的具体示例中，虚拟图案42A2，42A3均被设置为用于限定硬掩模50以形成B图案。
图2A-2C将A图案42A1和虚拟A图案42A2、42A3示出为不同的区域，图2A中示出的所有图案可以形成在单光掩模38上，并且可以以单曝光和蚀刻操作在半导体衬底20的单层上图案化这些图案。光掩模38中的图案42A1、42A2、42A3相互难以区分，并且都表现为经受了相同工艺的连续图案。
图2B示出了在A图案42A1、42A2、42A3转移至衬底20上之后，它们的布局。在部分实施例中，通过在ILD材料表面的蚀刻沟槽，在沟槽中沉积导电材料(例如铜)，并且利用化学机械抛光(CMP)使表面平面化，从而形成图案42A1、42A2、42A3。然后回蚀ILD材料，以便至少有部分的图案42A1、42A2、42A3在衬底20上方延伸。在图案和ILD的露出表面上方形成氧化硅、氮化硅、或氮氧化硅的共形层。利用各向异性蚀刻(例如干蚀刻)回蚀共形层，以形成与图案42A1、42A2、42A3相邻的侧壁间隔件50。这些侧壁间隔件50合并以覆盖除了与B图案的计划位置相符的区52之外的整个衬底区域。因此，间隔件50形成用于沉积B图案的硬掩模。
图2D和图2E是沿图2B中的剖面线2D-2D和2E-2E做出的截面图。图2D示出了，间隔件50的厚度T限定了尺寸与B图案的期望线宽匹配的区52。在图2D中，两个图案42A之间的距离大于间隔件50厚度T的两倍，以便在两个间隔件50之间形成空区52。例如，假定相邻路径之间的间距为AA，A图案的宽度为WA，B图案的宽度为WB，共形层的厚度T为0.5*(AA-WA-WB)。
图2E示出了在不会形成B图案的区中形成两个A图案。图2E中的两个图案42A3和42A2之间的间距小于或等于间隔件50的厚度T的两倍，以便间隔件合并以在图案42A3和42A2之间形成连续的间隔件材料块。
然后，如图2C所示，向区52填充导电材料(例如铜)，并且再次平面化顶面以在区52的位置形成B图案。
图2C示出了最终形成在衬底20上的导电材料的布局，包括A图案26A1、26A2、26A3以及B图案26B1、26B2。虽然图案的各个部分26A1、26A2、26A3、26B1、26B2被给定了不同的名称和剖面线，不过A图案部分26A1、26A2、26A3都相互难以区分，并且B图案部分26B1、26B2相互难以区分。
衬底20上的图案26A1、26A2、26A3和如上所述的光掩模38中图案42A1、42A2、42A3对应，为了简洁不再重复对这些图案的描述。B图案包括如图1示出的所需图案26B 1，以及附加虚拟部分26B2。虚拟B部分26B2不会影响B图案的功能或连接。可以通过专业代工厂(foundry)将虚拟部分26B2添加至该布局，以简化用于形成B图案的硬掩模50的形成。
在其他实施例中(未示出)，可以形成附加虚拟A部分26A2、26A3以改变硬掩模50的形状，以便可以形成B图案26B1，而不会形成虚拟B图案26B2。可以通过专业代工厂做出添加虚拟A和/或虚拟B图案的选择，以简化制造而不会影响IC的功能。
然后，通过光学或电子束图案发生器利用图案发生器文件以形成被称为光掩模的图案。
图3A是利用电子设计自动化(EDA)工具，用于图1中示出的图案的布局和时序分析(timing analysis)的方法的流程图。
块300是布局布线工具，例如，可以是市场中销售的工具。该工具执行布局，该布局决定了包括图1的图案的IC的每个有源元件的位置。在布局之后，布线步骤遵循用于IC的所有设计规则，添加需要与布置的元件恰当地连接的导线。可以通过例如“无晶圆厂(fabless)”设计者执行布局布线。
块302是RC提取块。在完成图1中的待选布局之后，在将设计文件转换成图案发生器文件之前，检查该布局以确保其能够满足设计要求。例如，分析图1的电路设计以得到用于该设计中导体的具体几何描述的电容和电阻，通过被称为寄生电阻和电容(RC)提取的工艺估算电容和电阻。布局布线工具300包括具有软件和硬件的RC分析工具(engine)，该工具将导电物质和绝缘体物质的几何描述、或待选IC设计文件中描述的其他形状、或数据转变成相关寄生电容值。
基于RC提取数据，块304执行图1电路的时序分析。布局布线工具300包括时序分析工具，该时序分析工具评价图1的电路是否满足时序规格。如果不满足该规格，那么布局布线工具重复布局布线步骤、RC提取302和时序分析304一次或多次，直到图1电路的时序分析满足规格。
当通过设计使所有的功能和时序要求都满足时，就完成了设计，并且可以移交该设计以用于最后签收(sign-off)检查。然后，随着频率的增加，将图1的设计提供至IC专业代工厂以制造IC。
块306执行布图固定和虚拟插入。可以通过例如独立的集成电路专业代工厂执行该功能。每个专业代工厂均使用其自有的制造技术的特定变型。例如，该专业代工厂本身有用于执行双图案化和/或光学临近效应修正(OPC)的优选技术。因此，在块306中，专业代工厂可以提供设计服务，或提供将虚拟图案42A2和42A3添加至光掩模38(其随后会使得虚拟图案26B2被添加至IC)的设计中的帮助。本领域普通技术人员能够理解，添加至用于OPC目的的光掩模的任何虚拟图案(未示出)都用于将最终电路图案恢复成它们的初始设计结构，并且不会影响RC时序分析(也就是，OPC虚拟图案出现在掩模上，但实质上不会出现在IC中)。不过，虚拟图案42A2、42A3的添加实际上会使得在衬底上形成附加图案26A2、26A3。因此，衬底上的最终图案26A 1、26A2、26A3(包括虚拟物)与通过布局布线工具300中的时序分析块304分析的图案42A 1(没有虚拟物)不同。类似地，当随后在衬底20上形成B图案时，B图案包括虚拟B图案26B2，这未反映在通过布局布线工具300执行的RC提取和时序分析中。
因此，在块308和310中，最终RC提取签收和时序分析签收是以图2C的图案(包括虚拟图案26A2、26A3以及26B2)为基础。因为设计者基于其对图1的图案26A1、26B1的时序分析优化了其设计，图2C中示出的修正布图可能不满足所有时序要求。需要通过块300、块306、块308以及块310进一步重复优化。
图3B是用于利用电子设计自动化(EDA)工具以自动方式布局图2C的所需电路的方法的流程图，该自动方式能够在RC提取和时序分析之前，使得布局布线工具中的RC提取工具预测/仿真该设计中的虚拟图案26A2、26A3以及26B2。进一步，由布线器得到的原始图案42A1、42B1的布局被一系列SPST的有益布线规则规范，以便形成布局，通过该布局RC提取工具302能够预测图2C中示出的最终电路的RC特性。这可以利用设计者现有的EDA工具，通过一系列修正的(有益的SPST)设计规则完成。
在设计者的布局布线工艺中，SPST有益设计规则规范多个图案26A1和26B1之间的间距，以便通过布局布线工具直接形成纵向虚拟图案段26A3和26B2。此外，可以通过RC提取工具模拟垂直的(断路)虚拟图案26A2。这会促使RC提取以解释(account for)断路图案26A2。
块300’是布局布线块。布局布线操作利用电子设计自动化工具以形成将被用于形成半导体器件的电路图案的光掩模的最初布局，布局布线操作由多个单图案化间隔件技术(SPST)布线规则规范。
SPST布线规则促使交替布置第一路径和第二路径，并且沿着第一和第二路径分别布置第一和第二图案，以便第一图案被包括在光掩模中，并且第二图案被排除在光掩模之外，但被限定在间隔件之间，待形成的间隔件与利用光掩模的第一图案形成的电路图案相邻。
块301包括在设计者布局布线优化期间，驱动布图固定的规则，利用市售布局布线工具可以执行该固定，该规则被设置成包括以下所述SPST有益设计规则。布线器被给定了设计规则，该规则规范图案26A1和26B1之间的可允许间距至一长度，根据预定规则，该长度简化了对可允许间距的计算，并且为了RC分析和时序分析，设计规则促使布线器形成虚拟图案26A3和26B2。
布局布线工具中的块303帮助SPST意识RC提取(SPST aware RCextraction)。提供至RC提取的输入包括基于SPST有益设计规则的布线器输出。如上述，这些规则促使布线器提供图案26A1和26B1之间的间距，从而，在RC提取之前，通过布线器自动地形成虚拟图案26A3和26B2。并且，还预测断路图案26A2的长度和宽度。
设计者EDA工具中的块304基于以上修正的RC分析，执行时序分析，以解释虚拟图案26A2、26A3和26B2。因此，设计者的EDA工具300’执行评估图2C的电路是否满足时序规格的时序分析工具。如果不满足规格，那么布局布线工具重复布局布线步骤300’、RC提取303和时序分析304一次或多次，直到图2C电路的时序分析满足规格。
块307提供驱使虚拟插入的规则。在设计完成之后，可以执行虚拟图案的插入。由于使用了SPST有益设计规则，块307中插入的虚拟图案与RC提取分析期间通过RC提取工具预测的那些图案基本相同。如上所表明的，提供至布线器的设计规则规范图案26A1和26B1之间的间距。因此，用于A图案和B图案的实际时序与布局布线阶段执行的RC时序分析更紧密的匹配，其中A图案包括插入A图案掩模38中的虚拟图案26A2、26A3，B图案包括虚拟图案26B2。
如图3A中提供的，块308和块310分别提供RC提取和时序分析的最后签收。因为SPST有益设计规则允许布局布线工具预测图2C的虚拟图案，最后签收RC提取308和最后签收时序分析310提供的结果与布局布线工具的RC提取303和时序分析304提供的基本相同。
图4A是示出了SPST布线规则的操作的示意图，如布线器限定的，该布线规则规范布局中第一图案42A 1之间的端对端间距。该端对端间距可以是：如间距402所示，是间隔件宽度的两倍；或者是间距404，该间距大于或等于间隔件的宽度SW的两倍加上虚拟导电填充图案的最小允许长度MDL的总和。换句话说，如图2E所示，该布线器设计规则禁止布线器使用小于合并在一起的两个间隔件的结合宽度的端对端间距。该规则还禁止大于两个间隔件的结合宽度2*S W，但太小而不能布置具有最小虚拟长度MDL的A虚拟图案42A3的端对端间距。因此，当RC提取工具遇到AA端对端间距为2*SW时，其假定没有虚拟；并且当RC提取工具遇到的间距大于或等于2*SW+MDL时，其假定存在A虚拟图案。
图4B是示出了规范第二图案42B1之间的端对端间距的SPST布线规则的示意图。还示出了规范垂直虚拟导电图案42A2的最小长度MBL的SPST布线规则，其中垂直虚拟导电图案42A2垂直于第一图案42A1之一延伸并与其邻接，用于形成垂直间隔件50p(图2B)以限定第二图案42B1之一的端部。以与第一图案42A1之一平行的方向测量断路虚拟导电图案42A2的最小长度MBL。
如图4B所示，SPST布线规则将第二图案42B 1之间的端对端间距限制为：间距412，该间距是间隔件的宽度SW的两倍加上垂直(断路)虚拟导电图案42A2的最小长度MBL的总和；或者大于或等于间距414，该间距是间隔件的宽度SW的四倍加上两倍的垂直(断路)虚拟导电图案的最小长度MBL，再加上虚拟导电填充图案的最小允许长度MDL的总和。因此，当RC提取工具遇到的BB端对端间距为2*SW+MBL时，其假定没有虚拟；当RC提取工具遇到的间距大于或等于4*SW+2*MBL+MDL时，其假定存在B虚拟图案42B2。
图4C是示出了SPST布线规则的示意图，该规则将第二图案42B 1之一的端部和第一图案之一的转弯部分(jog)42AJ之间的端点对转弯部分间距限制为：间距422，该间距是间隔件的宽度SW；或者是间距424，该间距大于或等于三倍的间隔件的宽度SW加上垂直虚拟导电图案的最小长度MBL再加上虚拟导电填充图案的最小允许长度MDL的总和。因此，当RC提取工具遇到端点对转弯部分间距为SW时，其假定没有虚拟；并且当RC提取工具遇到的间距大于或等于3*SW+MBL+MDL时，其假定存在B虚拟图案。
图4D和4E示出了一种利用RC提取工具模拟垂直(断路)虚拟导电填充图案42A2的方法，用以预测将要添加至光掩模的最初布局的虚拟导电填充图案的位置和尺寸，而不会实际地在布线器中布置断路图案42A2。例如，布线器提供用于A图案的布局，该A图案包括所需图案42A1和纵向A虚拟图案42A2。RC提取工具包括输入确定光刻工艺的边缘偏移的蚀刻表的性能。RC提取工具使用用于模拟边缘偏移的蚀刻表。
图4D示出了用于两个A图案42A1和两个B图案42B1之间间距的RC提取工具的蚀刻表的典型应用。蚀刻表向RC提取工具指明沿A图案42A1和B图案42B1彼此相邻地延伸的部分P1出现第一蚀刻偏移EB1。同时，沿在A图案42A1之间没有B图案42B1的部分P2，出现第二蚀刻偏移EB2，其中EB2大于EB1。
图4E用图表示出了如何将设计规则设置成输入至RC提取工具以模拟垂直虚拟图案42A2的。如在图4D中，将区划分成在A图案42A 1之间具有B图案42B 1的第一部分P3，和在A图案42A1之间没有B图案42B1的第二部分P4。第一部分P3的长度延伸超出B图案42B1的端部一间隔件的宽度SW。第二部分P4的长度为BB端对端间距减去2*SW。因此，P4部分具有长度大于和小于SW的两个区，在这两个区中没有B图案(在这些区中形成间隔件)。因此，两个B图案通过端对端间距分隔开，在两个相邻A图案上形成断路并且它们朝向彼此延伸。每个断路延伸0.5SW的垂直间距。断路的纵向长度被给定为BB端对端间距减去2*SW。因此，RC提取器能够预测用于时序分析的断路的结构和RC值。
当RC提取工具接收图4A至图4E描述的输入时，其易于预测虚拟A和虚拟B图案42A3、42B2、以及垂直虚拟导电图案42A2的内含物。因此，RC提取工具能够提供用于执行时序分析的更准确的RC提取输出数据。这减少或消除了如果RC提取不占有虚拟图案42A2、42A3和42B2而可能包括在时序分析中的错误。
图5是用于布局和图案化的方法的流程图。
在步骤500，例如，以设计网表的形式接收IC布局中包括的电路元件的识别。
在步骤502，利用EDA工具执行布局布线，以形成由上述SPST设计规则规范的最初布局。该最初布局包括A图案42A1和B图案42B1。
在步骤504，将AA端对端间隔限制为等于2*SW，或大于或等于2*SW+MDL。
在步骤506，将BB端对端间隔限制为等于2*SW+MBL，或大于或等于4*SW+MDL+2MBL。
在步骤508，将BA端点对转弯部分间隔限制为等于SW，或大于或等于3*SW+MDL+MBL。
在步骤510，使A图案42A1，以及B图案42B1包括在布局中。
在步骤512，将A图案和B图案提供至RC提取工具。
在步骤514，基于最初布局42A1、42B1、预测的虚拟图案42A3、42B2(通过RC提取工具预测)以及垂直虚拟导电填充图案42A2(基于提供的特定断路设计规则通过RC提取工具得到)，执行RC提取以提供电路图案的RC时序分析。
在步骤516，基于RC提取执行时序分析，其能够占有所有图案42A1、42A2、42A3、42B1和42B2。
在步骤518，形成光掩模，并且A图案42A1以及A虚拟图案42A2和42A3插入在其中。
在步骤520，图案化衬底以形成A图案42A1和A虚拟图案、42A2以及42A3。这包括形成沟槽，向沟槽中填充导电材料，通过CMP使衬底平面化以去除多余导电材料，并且回蚀部分ILD以在ILD的表面和导电材料顶面之间形成阶梯高度。
在步骤522，邻接A图案42A1、42A2和42A3的侧面形成间隔件50，以便限定间隔件之间的区52。这包括在ILD和A图案上方施加二氧化硅、氮化硅或氮氧化硅的共形涂层，然后执行各向异性干蚀刻，以去除覆盖在A图案上的部分共形涂层。
在步骤524，向间隔件50之间限定的区52填充导电材料(例如铜)，以形成第二图案42B1和42B2。因此，通过RC时序分析更准确地描绘形成的图案，该RC时序分析提供所有预测和模拟的虚拟图案。
图6示出了用于执行上述方法的系统100，其具有电子设计自动化(EDA)工具110，例如CA.Mountain View的Synopsis Inc.出售的“ICCOMPILER”TM，该方法还包括布线器120，例如Synopsis公司出售的“ZROUTE”TM。也可以使用其他EDA工具110，例如可以使用“VIRTUOSO”定制设计平台或Cadence的“ENCOUNTER”数字IC设计平台，以及“VIRTUOSO”芯片组装布线器120，这些均由CA.San Jose的Cadence Design System Inc.出售。EDA工具110是通过检索来自计算机可读存储介质112的存储程序指令并且在通用处理器上执行这些指令而形成的专用计算机。
EDA工具包括布局布线工具120和RC提取工具121。有形机器可读存储介质130存储布局布线工具120产生的数据。该数据表示将被用于形成半导体器件的电路图案的光掩模的最初布局，该最初布局被多个单图案化间隔件技术(SPST)布线规则规范。
RC提取工具121被设置成通过预测将被添加至光掩模的最初布局中的虚拟导电填充图案的位置和尺寸模拟虚拟导电填充图案42A2、42A3和42B2；并且被设置成执行电路图案42A1、42A2、42A3、42B1、42B2的RC时序分析，以便基于最初布局和模拟的虚拟导电填充图案执行RC时序分析。
设置一个或多个计算机可读存储介质130以存储EDA工具110使用的输入数据。布线器120能够接收对包括在集成电路(IC)布局中的多个单元的识别，包括该多个相互连接的单元中的单元对列表132。
布线器可以配备一套默认设计规则134，其可以用于更大的技术节点(例如90nm)，其中在A图案之间不包括任何B图案，这里A图案之间的间距A至少等于利用单掩模和单蚀刻的清晰图案的最小间距。
此外，技术文件136包括以上关于图4A至4C所述的SPST有益设计规则以及如以上关于图4D和4E所述的蚀刻表137。SPST布线规则使得交替布置第一路径和第二路径，并且沿着该第一和第二路径分别布置第一和第二图案，以便第一图案包括在光掩模中，第二图案被排除在光掩模之外，并且被限定在间隔件之间，形成的间隔件与利用光掩模的第一图案形成的电路图案相邻。遵从SPST布线规则可以确保，通过可预测的添加虚拟图案42A2、42A3、42B2能够可预测地修正通过布局布线工具120形成的布局42A1、42B1，以形成用于A图案的SPST兼容光掩模。用于A图案的SPST兼容光掩模进而确保通过在A图案之间形成间隔件50以及填充间隔件之间的区52能够形成B图案。
设置RC提取工具121，以使用用于模拟边缘偏移的蚀刻表。系统进一步包括存储第一蚀刻表137的第二机器可读存储介质部分。第一蚀刻表137包括第一数据，该第一数据用于模拟两个第二图案42B1的纵向位置之间的其中一个第一图案42A 1的第一部分的第一边缘偏移EB2(图4D)。上述断路设计规则能够预测两个第二图案的纵向位置之间的第一图案之一的第二部分42A2，以模拟垂直虚拟图案42A2。
在上述实施例中，在布线步骤期间，设计规则预测断路图案26A2结构和位置。在可选实施例(未示出)中，通过向RC提取输入可选蚀刻表以供在将要包括断路图案的片段中使用，可以模拟断路图案42A2。例如，在部分实施例中，向包括第一数据的RC提取工具输入第一蚀刻表，该第一数据用于模拟与第二图案之一相邻的第一图案之一的第一部分的第一边缘偏移，并且向包括第二数据的RC提取工具输入第二蚀刻表，该第二数据用于模拟与任意第二图案都不相邻的第一图案之一的第二部分的第二边缘偏移，其中第一和第二数据互不相同。
在部分实施例中，方法包括利用布局布线电子设计自动化工具110执行布局布线操作，以生成将被用于形成半导体器件的电路图案26A的光掩模38的最初布局。布局布线操作由多个单图案化间隔件技术(SPST)布线规则136规范。利用布局布线EDA工具中的RC提取工具模拟虚拟导电填充图案，以预测将要添加至光掩模的最初布局中的虚拟导电填充图案的位置和尺寸。基于最初布局和模拟的虚拟导电填充图案，在布局布线EDA工具中执行电路图案的RC时序分析。
在部分实施例中，系统包括存储布局布线工具形成的数据的有形机器可读存储介质。该数据表示用于将要用于形成半导体器件的电路图案的光掩模的最初布局。该最初布局由多个单图案化间隔件技术(SPST)布线规则规范。将布局布线EDA工具中的RC提取工具设置成：通过预测将要添加至光掩模的最初布局中的虚拟导电填充图案的位置和尺寸来模拟虚拟导电填充图案；并且执行电路图案的RC时序分析。基于最初布局和模拟的虚拟导电填充图案，在布局布线EDA工具中执行该RC时序分析。
虽然根据示例实施例描述了主题，但该主题不限于此。相反地，应给予随附的权利要求最广泛的解释，以便涵盖本领域普通技术人员可以做出的其他变型和实施例。
Claims (18)
1.一种形成集成电路的方法，包括：
利用布局布线电子设计自动化EDA工具执行布局布线操作，以形成将被用于形成半导体器件的电路图案的光掩模的最初布局，所述布局布线操作通过多个单图案化间隔件技术SPST布线规则规范；
利用所述布局布线EDA工具中的RC提取工具模拟虚拟导电填充图案，以预测将要被添加至所述光掩模的所述最初布局中的虚拟导电填充图案的位置和尺寸；以及
在所述布局布线EDA工具中执行所述电路图案的RC时序分析，基于所述最初布局和所述模拟的虚拟导电填充图案，执行所述RC时序分析，
其中所述SPST布线规则使得第一路径和第二路径交替布置，并且沿着所述第一路径和所述第二路径相应地布置第一图案和第二图案，以便所述第一图案包括在所述光掩模中，所述第二图案被排除在所述光掩模之外，但被限定在间隔件之间，形成的所述间隔件与利用所述光掩模的所述第一图案形成的所述电路图案相邻。
2.根据权利要求1所述的方法，其中所述SPST布线规则将所述第一图案之间的端对端间距限制为：
所述间隔件宽度的两倍，或
大于或等于两倍的所述间隔件宽度加上虚拟导电填充图案的最小允许长度的总和。
3.根据权利要求1所述的方法，其中所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直于所述第一图案之一延伸并与其邻接，用于形成垂直间隔件以限定所述第二图案之一的端部，沿着与所述第一图案之一平行的方向测量所述最小长度。
4.根据权利要求3所述的方法，其中所述SPST布线规则将所述第二图案之间的端对端间距限制为：
两倍的所述间隔件宽度加上所述垂直虚拟导电图案的最小长度的总和，或
大于或等于四倍的所述间隔件宽度加上两倍的所述垂直虚拟导电图案最小长度再加上虚拟导电填充图案的最小允许长度的总和。
5.根据权利要求3所述的方法，其中所述SPST布线规则将所述第二图案之一的端部和所述第一图案之一中的转弯部分之间的端点对转弯部分间距限制为：
间隔件的宽度，或
大于或等于三倍的间隔件宽度加上垂直虚拟导电图案的最小长度再加上虚拟导电填充图案的最小允许长度的总和。
6.根据权利要求1所述的方法，其中所述方法进一步包括：向包括第一数据的所述RC提取工具输入蚀刻表，所述第一数据用于模拟两个所述第二图案的纵向位置之间的所述第一图案之一的第一部分的第一边缘偏移；以及向包括第二数据的RC提取工具输入第二蚀刻表，所述第二数据用于模拟与任意第二图案都不相邻的第一图案之一的第二部分的第二边缘偏移，其中所述第一数据和所述第二数据互不相同。
7.根据权利要求6所述的方法，其中所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直所述第一图案之一并与其邻接，用于形成垂直间隔件，以限定所述第二图案之一的端部；以及
所述垂直虚拟导电图案的宽度以所述间隔件的宽度为基础。
8.根据权利要求7所述的方法，其中所述垂直虚拟导电图案的宽度是所述间隔件宽度的一半。
9.根据权利要求1所述的方法，进一步包括：
将所述虚拟导电填充图案插入在所述最初布局中；并且然后
根据其中插入有所述虚拟导电填充图案的所述布局形成所述光掩模。
10.根据权利要求9所述的方法，进一步包括：
利用所述光掩模的所述第一图案，在半导体衬底上形成所述电路图案；
形成与所述第一图案邻接的间隔件，以便限定所述间隔件之间的区；以及
向所述间隔件之间所限定的区填充导电材料，以形成所述第二图案。
11.一种形成集成电路的系统，包括：
布局布线电子设计自动化EDA工具，所述布局布线EDA工具包括布局布线工具以及RC提取工具；
有形机器可读存储介质，所述有形机器可读存储介质用于存储布局布线工具中产生的数据，所述数据表示将被用于形成半导体器件的电路图案的光掩模的最初布局，所述最初布局由多个单图案化间隔件技术SPST布线规则规范；
所述布局布线EDA工具中的RC提取工具被设置成：
通过预测将被添加至所述光掩模的所述最初布局中的虚拟导电填充图案的位置和尺寸模拟所述虚拟导电填充图案；以及
执行所述电路图案的RC时序分析，基于所述最初布局和所述模拟的虚拟导电填充图案执行所述RC时序分析，
其中所述SPST布线规则促使交替布置第一路径和第二路径，并且沿着所述第一路径和所述第二路径分别布置第一图案和第二图案，以便所述第一图案包括在所述光掩模中，所述第二图案被排除在所述光掩模之外，但被限定在间隔件之间，待形成的所述间隔件与利用所述光掩模的所述第一图案形成的所述电路图案相邻。
12.根据权利要求11所述的系统，其中所述SPST布线规则将所述第一图案之间的端对端间距限制成：
所述间隔件宽度的两倍，或
大于或等于两倍的所述间隔件宽度加上所述虚拟导电填充图案的最小允许长度的总和。
13.根据权利要求11所述的系统，其中所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直于所述第一图案之一延伸并与其邻接，用于形成垂直间隔件以限定所述第二图案之一的端部，沿与所述第一图案之一平行的方向测量所述最小长度。
14.根据权利要求13所述的系统，其中所述SPST布线规则将所述第二图案之间的端对端间距限制成：
两倍的所述间隔件宽度加上所述垂直虚拟导电图案的最小长度的总和，或
大于或等于四倍的所述间隔件宽度加上两倍的所述垂直虚拟导电图案最小长度再加上所述虚拟导电填充图案的最小允许长度的总和。
15.根据权利要求13所述的系统，其中所述SPST布线规则将所述第二图案之一的端部和所述第一图案之一的转弯部分之间的端点对转弯部分间距限制成：
所述间隔件的宽度，或
大于或等于三倍的所述间隔件宽度加上所述垂直虚拟导电图案的最小长度再加上所述虚拟导电填充图案的最小允许长度的总和。
16.根据权利要求11所述的系统，其中所述系统进一步包括存储第一蚀刻表的第二机器可读存储介质部分，所述第一蚀刻表包括用于模拟与所述第二图案之一相邻的所述第一图案之一的第一部分的第一边缘偏移的第一数据；以及所述系统向包括第二数据的RC提取工具输入第二蚀刻表，所述第二数据用于模拟与任意第二图案都不相邻的第一图案之一的第二部分的第二边缘偏移，其中所述第一数据和所述第二数据互不相同。
17.根据权利要求16所述的系统，其中：
所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直所述第一图案之一并且与其邻接，用于形成垂直间隔件以限定所述第二图案之一的端部；以及
所述垂直虚拟导电图案的宽度以所述间隔件的宽度为基础。
18.根据权利要求17所述的系统，其中所述第二边缘偏移相对于所述第一边缘偏移超出所述间隔件宽度的一半。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/045,839 | 2011-03-11 | ||
| US13/045,839 US8448120B2 (en) | 2011-05-09 | 2011-05-09 | RC extraction for single patterning spacer technique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102682143A CN102682143A (zh) | 2012-09-19 |
| CN102682143B true CN102682143B (zh) | 2014-10-15 |
Family
ID=46814067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110325769.7A Active CN102682143B (zh) | 2011-03-11 | 2011-10-19 | 用于单图案化间隔件技术的rc提取 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8448120B2 (zh) |
| CN (1) | CN102682143B (zh) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101828492B1 (ko) * | 2010-10-13 | 2018-03-29 | 삼성전자 주식회사 | 패턴 형성 방법, 레티클, 및 패턴 형성 프로그램이 기록된 기록 매체 |
| US9361423B2 (en) | 2012-04-13 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | RC corner solutions for double patterning technology |
| US8751975B2 (en) * | 2012-04-13 | 2014-06-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | RC corner solutions for double patterning technology |
| US8612912B1 (en) | 2012-07-05 | 2013-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Static timing analysis method and system considering capacitive coupling and double patterning mask misalignment |
| US8719757B2 (en) * | 2012-09-04 | 2014-05-06 | Globalfoundries Inc. | Method to enhance double patterning routing efficiency |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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