CN201278347Y - 一种介电质层结构 - Google Patents
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Abstract
本实用新型涉及一种介电质层结构，其特征在于，包括：衬底；位于衬底之上的金属线；位于该衬底及该金属线之上的第一层介电质层，作为阻挡层；位于该第一层介电质之上的第二层介电质层；位于该第二层介电质层之上的第三层介电质层，该第三层介电质层的表面通过化学机械研磨工艺达到表面的平坦化；以及位于该第三层介电质层之上的氧化物薄膜。采用本实用新型的结构，可以解决在CMP研磨过程可能出现的刮痕问题而引起的金属连线问题，补偿调整介电质层的厚度，减少晶片与晶片之间的厚度差异。
Description
技术领域
本实用新型涉及一种半导体器件结构，特别是涉及一种介电质层结构。
背景技术
随着集成电路工艺的发展，多金属层连线成为集成电路晶片上数量级激增的电晶体连接的重要方式，同时，元件尺寸的缩小，对微影技术的高解析度也提出了更高的要求，高清晰度显影工艺的准确性只能在基材本身是完全的平坦化时才能达到，化学机械研磨作为一种全局平坦化方法，目前已广泛应用于包括层间介电质(Inter-Layer Dielectric，简称ILD)及金属层间介电质(Inter-Metal Dielectric，简称IMD)等的平坦化。
CMP工艺在实现表面平坦化的同时，能够有效的降低缺陷密度，移除晶片表面粗糙物以及外来的粒子，协助改进产品的合格率。然而，CMP本身也会引起缺陷，在与适当的CMP后清洗(Post-CMP cleaning)技术一同使用时，表面上的缺陷和杂质一般都会被清除。
然而，大颗的外来粒子以及坚硬的研磨垫则可能会导致晶片表面的刮痕。氧化物表面若在化学机械研磨过程中造成刮痕，在后续的金属化工艺中，金属就会填进这些氧化物的刮痕中。如金属铝填进刮痕中，可能造成两条平行的金属线间的短路。钨可能在钨的化学机械研磨之后形成只有在显微镜里才能看到的钨金属丝，这会导致短路或是交互影响而降低集成电路的合格率。
通过上述方法制成的介电质层结构如图1A-1B所示，半导体元件(未图示)形成于硅衬底10上，衬底10与金属线12上的第一层介电质层14为阻挡层，一般为氧化物或氮化物，可由等离子增强型化学气相沉积(Plasma enhanced chemical vapor deposition，简称PECVD)，低压化学气相沉积(Low pressure chemical vapor deposition，简称LPCVD)等设备沉积而成，第二层介电质层16为阶梯覆盖性比较好的氧化物(Un-dopedSilicon Glass，简称USG)或掺杂氧化物(Doped silicone Glass)，可以用APCVD，HDPCVD，LPCVD，SACVD等设备沉积，第三层介电质层18为PECVD沉积的氧化物，经CMP研磨后，由于外在微粒的存在，可能造成氧化物层表面刮痕20，在接下来的金属沉积中，金属可能沉积在刮痕中，从而引起两条独立导线间的金属线连线短路22。
另外，CMP的研磨厚度主要由研磨速率决定，主要由向下之力的压力、研磨垫的硬度以及所使用的研磨浆总量来决定，不同的薄膜有不同的研磨速率，晶片内(Wafer in Wafer)和晶片对晶片(Wafer to Wafer)的均匀度都会受到研磨垫状况、向下之力的压力分布、晶片对研磨垫的相对速度、固定环的位置以及晶片形状的影响。由于CMP工艺的这种本质和特性，被研磨的介电质层可能会呈现轻微的晶片与晶片之间的厚度差异，同时，介电质层的研磨后厚度与目标值之间有一定的差异，体现为工艺能力不足。
发明内容
针对现有的CMP工艺存在的问题，本实用新型的目的是提出一种介电质层结构，以解决在CMP研磨过程可能出现的刮痕问题而引起的金属连线问题，补偿调整介电质层的厚度，减少晶片与晶片之间的厚度差异。
为了达到本实用新型的上述及其他目的，本实用新型采用了如下的技术方案：
一种介电质层结构，包括：
衬底；
位于衬底之上的金属线；
位于该衬底及该金属线之上的第一层介电质层，作为阻挡层；
位于该第一层介电质之上的第二层介电质层；
位于该第二层介电质层之上的第三层介电质层，该第三层介电质层的表面通过化学机械研磨工艺达到表面的平坦化；以及
位于该第三层介电质层之上的氧化物薄膜。
作为优选，上述第一层介电质层的材料为氧化物或氮化物。
作为优选，上述第二层介电质层的材料为未掺杂氧化硅(USG)或掺杂氟、硼、磷的氧化硅(FSG，BPSG，PSG)。
作为优选，上述第三层介电质层为PECVD沉积的氧化物，其源材料包括甲硅烷(SIH4)或正硅酸乙酯(TEOS)。
作为优选，位于该第三层介电质层之上的氧化物薄膜由PECVD设备沉积，该氧化物薄膜的厚度根据介电质层结构的目标厚度与CMP后的量测厚度之差值决定。
作为优选，上述氧化物薄膜的厚度为500A～3000A。
采用本实用新型的结构，在经过CMP研磨后的介电质层表面重新补沉积一层氧化物薄膜，有效地防止了因为CMP刮痕而引起的金属连线短路问题；由于该层氧化物薄膜的厚度根据介电质层的目标厚度与CMP后的量测厚度之差值决定，因此该层氧化物薄膜的沉积补偿了介电质层的厚度，减少了晶片与晶片之间的厚度差异。
附图说明
图1A-1B为现有的CMP工艺制成的介电质层结构示意图；
图2为根据本实用新型的一种介电质层结构示意图。
具体实施方式
下面结合附图对本实用新型做进一步说明。
参见图2，一种介电质层结构，包括：衬底30，该衬底30一般由硅组成；位于衬底30之上的金属线32；位于衬底30与金属线32之上的第一层介电质层34，该第一层介电质层34作为阻挡层，其材料可为氧化物或氮化物，可由PECVD、LPCVD等设备沉积而成；位于该第一层介电质层34之上的第二层介电质层36，其材料可为阶梯覆盖性较好的氧化物例如未掺杂氧化硅(USG)或掺杂氟、硼、磷的氧化硅(FSG，BPSG，PSG)，可以用APCVD、HDPCVD、LPCVD、SACVD等设备沉积；位于该第二层介电质层36之上的第三层介电质层38，该第三层介电质层38可为PECVD沉积的氧化物，其源材料可以包括甲硅烷(SIH4)或正硅酸乙酯(tetraethyl orthosilicate，简称TEOS)，该第三层介电质层38的表面可通过化学机械研磨工艺达到表面的平坦化；位于该第三层介电质层38之上的氧化物薄膜40，该氧化物薄膜40可由PECVD设备沉积，该氧化物薄膜40的厚度根据晶片的目标厚度与CMP后的量测厚度之差值决定，其厚度一般为500A～3000A。
现有的介电质层机构，若在CMP前存在外在微粒，则在研磨的过程中可能会形成刮痕，从而在后续的金属化过程中，包括铝的沉积以及钨的沉积中，可能造成两条独立的金属线之间的短路及交互影响，同时由于CMP研磨的特性，可能造成晶片与晶片之间的厚度差异，以及与目标厚度之间的差异。采用本实用新型的结构之后，以上不足均得到有效的克服和弥补。
当然，本实用新型还可有其他实施例，在不背离本实用新型之精神及实质的情况下，所属技术领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型权利要求的保护范围。
Claims (6)
1.一种介电质层结构，其特征在于，包括：
衬底；
位于衬底之上的金属线；
位于该衬底及该金属线之上的第一层介电质层，作为阻挡层；
位于该第一层介电质之上的第二层介电质层；
位于该第二层介电质层之上的第三层介电质层，该第三层介电质层的表面通过化学机械研磨工艺达到表面的平坦化；以及
位于该第三层介电质层之上的氧化物薄膜。
2.根据权利要求1所述的一种介电质层结构，其特征在于，上述第一层介电质层的材料为氧化物或氮化物。
3.根据权利要求1所述的一种介电质层结构，其特征在于，上述第二层介电质层的材料为未掺杂氧化硅或掺杂氟、硼、磷的氧化硅。
4.根据权利要求1所述的一种介电质层结构，其特征在于，上述第三层介电质层为PECVD沉积的氧化物，其源材料包括甲硅烷或正硅酸乙酯。
5.根据权利要求1～4中任一项所述的一种介电质层结构，其特征在于，位于该第三层介电质层之上的氧化物薄膜由PECVD设备沉积，该氧化物薄膜的厚度根据介电质层结构的目标厚度与CMP后的量测厚度之差值决定。
6.根据权利要求5所述的一种介电质层结构，其特征在于，上述氧化物薄膜的厚度为500A～3000A。
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