CN1988145A - 用于垂直安装的半导体封装结构及方法 - Google Patents
用于垂直安装的半导体封装结构及方法 Download PDFInfo
- Publication number
- CN1988145A CN1988145A CNA2006101605736A CN200610160573A CN1988145A CN 1988145 A CN1988145 A CN 1988145A CN A2006101605736 A CNA2006101605736 A CN A2006101605736A CN 200610160573 A CN200610160573 A CN 200610160573A CN 1988145 A CN1988145 A CN 1988145A
- Authority
- CN
- China
- Prior art keywords
- intermediate plate
- upright intermediate
- upright
- distance piece
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
- H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49537—Plurality of lead frames mounted in one device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
在一种实施方式中,半导体封装结构包括具有包含安装表面的端部的多个直立夹片,用于将封装垂直安装到下一级组件上。半导体芯片连同一个或更多个间隔件插入到直立夹片之间。
Description
技术领域
本发明一般涉及一种电子器件,更具体地涉及到半导体封装及组装的方法。
背景技术
半导体部件如功率半导体器件的封装包含很多设计挑战。这类挑战包括成本、散热、器件保护、尺寸、性能和可靠性,及其他。为解决这类挑战而开发并改进的现有技术功率封装的实例包括TO-220、TO-218、CASE77、TO-247、Dpak、D2pak、D3pak、四边无引线扁平封装(QFN)、四边扁平封装(QFP)、小外形(SOP)封装,及其他。
在典型的功率半导体封装中,将半导体芯片或器件附加到具有附着翼片(attach paddle)和导电引线的导线框架上。然后使用导电引线将半导体芯片上输入/输出焊盘耦合到导线上。然后用环氧树脂铸模化合物封装半导体芯片和金属导线框架部分,该环氧树脂铸模化合物用于保护器件。暴露出或者不封装部分导线,以使封装器件可附加到下一级组件如印刷电路板上。在以上列出的现有技术的封装中,当将半导体器件附加至下一级组件时,半导体器件大部分或主要的载流表面平行于下一级组件。
尽管已经在半导体封装中取得了进展,但是电子产业仍需要更加小型化、更加成本有效、且更加可靠封装的半导体器件。这包括具有增强的热性能,并适合于各种电结构的封装器件。
因此,需要满足这些需求以及其他需求的封装结构及制造方法。
发明内容
根据本发明的一个方面,提供一种半导体封装结构,用于垂直安装到下一级组件,特征在于:第一和第二直立夹片,各具有用于安装到下一级组件的基本平坦的端部;半导体芯片,插入到第一和第二直立夹片之间,该第一直立夹片耦合到半导体芯片的一个主表面,且第二个直立夹片耦合到半导体芯片的另一个主表面;和第一间隔件,插入到第一和第二直立夹片之间。
根据本发明的另一方面,提供一种垂直安装功率半导体封装,特征在于:功率半导体芯片,其具有第一和第二相对的主表面;第一直立夹片,其附加到第一主表面;第二直立夹片,其附加到第二主表面;第三直立夹片,其附加到第二主表面;第一间隔件,其插入到第一和第二直立夹片之间;和第二间隔件,其插入到第二和第三直立夹片之间,其中第一、第二和第三直立夹片中的每一个都具有用于安装到下一级组件的端部部分,使得当附加到下一级组件时功率半导体芯片的第一和第二主表面垂直于下一级组件。
根据本发明的再一方面,提供一种用于形成垂直安装半导体封装的方法,特征在于步骤:提供具有第一和第二相对的主表面的半导体芯片;将第一直立夹片附加到第一主表面上;将第一间隔件附加到第一直立夹片上;将第二直立夹片附加到第二主表面和第一间隔件上;将第二间隔件附加到第二直立夹片上;和将第三直立夹片附加到第二主表面和第二间隔件上,其中第一、第二和第三直立夹片中的每一个都具有用于安装到下一级组件的基本平坦的端部部分,并相对于下一级组件垂直定向半导体芯片的第一和第二主表面。
附图说明
图1说明根据本发明半导体封装结构的等轴图(isometric view);
图2说明在较早组装步骤中图1的半导体封装一部分的等轴图;
图3说明在进一步组装之后图1的半导体封装的另一部分的的等轴图;
图4说明图1的半导体封装结构的底端视图;
图5说明根据本发明实施方式图4的多个半导体封装结构的顶端视图;
图6说明图5的半导体封装结构侧视图;
图7说明根据本发明另一实施方式图4的多个半导体封装结构的顶端视图;
图8说明图7的半导体封装结构的侧视图;
图9说明根据本发明另一实施方式的半导体封装结构的底端视图;
图10说明图9的半导体封装结构的侧视图;
图11说明根据本发明再一实施方式图10的多个半导体封装结构的顶端视图;
图12说明根据本发明另一实施方式图10的多个半导体封装结构的顶端视图;
图13说明图12的半导体封装结构的侧视图;和
图14-18说明在具有保护层的另一实施方式中图9-13的半导体封装结构。
具体实施方式
为了便于理解,在图中的元件不必按比例示出,且在所有各图中如果适当则使用相似的元件数字表示相同或相似的元件。尽管以下对具有三个电极的功率晶体管结构描述本发明,但是本领域技术人员应当理解,本发明也可用于其它半导体器件。
图1示出了根据本发明的实施方式,对于用于垂直安装的半导体封装结构、垂直安装功率半导体封装、垂直安装半导体器件或用于直立安装的功率封装器件10的等轴图。在该实施方式中,封装结构10包括功率晶体管器件,且包括第一和第二直立或倒置芯片、部分、或元件11和13。直立夹片11和13包括导电材料,并为插入其间的半导体芯片或器件14提供支撑、保护和载流电极。借助于实例,直立夹片11为封装结构10提供源极或发射极触点或电极,且直立夹片13为封装结构10提供漏极或集电极触点或电极。
该实施方式中,封装结构10进一步包括插入到直立夹片11和13之间的第三个垂直或倒置的芯片、部分或元件16。直立夹片16用作控制电极,且耦合到半导体器件14。例如,直立夹片16用作封装结构10的栅极或基极触点或电极。借助于实例,直立夹片11、13和16包括已经压印或蚀刻的铜、铜合金、镀铜的铁/镍合金(例如,镀铜的合金42)、镀覆的铝、镀覆的塑料等。镀覆材料包括铜、银或多层镀覆如镍-钯和金。在一种实施方式中且如图1中所示,直立夹片11和13稍大于半导体器件14,用于额外保护。
间隔件、隔开件或分隔部件18和19设置在直立夹片11、13和16之间,如图1中所示。间隔件18和19根据封装结构10的尺寸要求或容差,可具有相同的形状或不同的形状、相同的厚度或不同的厚度。此外,间隔件18和19根据所需的封装结构10的电特性可包括绝缘或导电材料中的任一种。例如,间隔件18可绝缘,且间隔件19可导电,以提供与栅结构结合的源极。替代地,间隔件18可导电,间隔件19可绝缘,以提供与栅结构结合的漏极。这根据本发明提供了改进的设计灵活性。
当绝缘时,间隔件18和/或19例如包括陶瓷、塑料或涂敷有绝缘材料的金属。在一种实施方式中,间隔件18和19包括导电材料,但是使用绝缘材料如非导电环氧树脂将其附加到直立夹片11、13和16上。当导电间隔件18和/或19导电时,例如其包括直立夹片11、13和16的上述材料。
图2示出了在组装较早步骤中封装结构10的一部分的等轴图。具体地,示出了具有形成于半导体器件14的主表面143上或上方的第一载流电极141(例如,源极或发射极)和控制电极142(如栅极或基极)的半导体器件14。半导体器件14的主表面与使用管芯附着层或材料如导电环氧树脂或焊料附加到直立夹片13上的主表面143相对。使用环氧树脂(根据应用为导电或绝缘)或焊料将间隔件18附加到直立夹片13的另一部分。
图3示出了在将直立夹片16附加到半导体器件的控制电极142或间隔件18上之后封装结构10的等轴图。在一种实施方式中,直立夹片16包括用于以局部方式接触控制电极142的触及部分(struck-upportion)或部件162。借助于实例,使用导电环氧树脂或焊料将直立夹片16附加到控制电极142,并使用环氧树脂(绝缘或导电)或焊料将其附加到间隔件18。然后根据器件应用,使用环氧树脂(绝缘或导电)或焊料将间隔件19附加到直立夹片16。接下来,使用导电环氧树脂或焊料将直立夹片11附加到半导体器件14的载流电极141,并使用环氧树脂(绝缘或导电)或焊料将其附加到间隔件19,以提供图1中示出的封装结构10。
现在转向图4,示出了封装结构10的底端视图。在该视图中,分别示出了间隔件18和19插入到其间的直立夹片11、13和16的安装端部或表面111、131和161。根据本发明,安装端部111、131和161提供主端部表面,用于以垂直或直立方式将封装结构10安装至下一级组件。安装端部111、131和161具有足以附加到下一级组件的表面面积。在一种实施方式中,安装端部111、131和161具有基本上平坦的表面。
图5示出了包括以一侧接一侧的方式安装下一级组件52(例如,印刷电路板)上的多个封装结构10的组件51的顶视图。通过垂直地安装封装结构10,本发明节省水平板空间,其允许将更多部件集成到板上,或允许使用较小的板。在该实施方式中,作为实例,示出了具有结合、连接或耦合到一起的相邻直立部分11和相邻的直立部分13的封装结构10,以进一步示出本发明的设计灵活性。
当半导体器件14包括功率MOSFET器件时,组件51包括按一侧接一侧、源极到源极且漏极到漏极结构的多个封装功率MOSFET。在图5的影像中示出了直立夹片16,这是由于该结构中其在直立夹片11下方,且在该结构中直立夹片16也可结合、连接或耦合到一起。
例如使用环氧树脂或焊料将多个封装结构10连接到一起。在替代实施方式中,将绝缘和导电环氧树脂或焊料的组合用于选择性连接和/或隔离相邻的直立夹片。
图6示出了具有以垂直或直立方式安装到印刷电路板52上的封装结构10的组件51的侧视图。根据本发明,半导体器件14的主表面143相对于印刷电路板52的主表面520正交或垂直。该特征用于例如通过对流冷却来增强散热,并进一步节省水平空间。
图7示出了根据本发明的再一实施方式,具有垂直或直立安装到下一级组件(例如,印刷电路板)72上的多个封装结构10的组件71的顶视图。在该实施方式中,多个封装结构10为背对背、或源极到源极结构。换句话说,在该实例中,两个相似的载流电极结合、连接或耦合到一起。
图8示出了具有以垂直或直立方式安装到印刷电路板72上的封装结构10的组件71的侧视图。根据本发明,半导体器件14的主表面143相对于印刷电路板72的主表面720正交或垂直。
现在转向图9-13,描述了本发明的替代实施方式。图9示出了根据本发明另一实施方式,对于用于直立安装的垂直安装半导体封装结构、垂直安装功率封装、垂直安装半导体器件或功率封装100的底端视图。在该实施方式中,将直立夹片11插入到直立夹片13和16之间。在该实施方式中,分别示出了直立夹片13、11和16的安装端部131、111和161。根据本发明,安装端部131、111和161提供主端部表面,用于以垂直或直立方式将封装结构100安装到下一级组件。
图10示出了包括垂直安装到下一级组件(例如,印刷电路板)112上的封装结构100的组件111的侧视图。图10还示出了包括半导体器件14的封装结构100,在该实施方式中其与图2中示出的半导体器件14相比旋转了180度,以便朝向封装的中心部分将直立夹片11附加到半导体器件14的电极141上,且在直立夹片11上方将直立夹片16附加到半导体器件14的电极142上。
图11示出了包括垂直安装到印刷电路板112的多个封装结构100的组件111的顶视图。在该实施方式中,以一侧接一侧的方式垂直安装多个封装结构100,以便将封装结构100的相邻的直立夹片13、11和16结合、连接或耦合到一起,从而进一步说明本发明的设计灵活性。
图12示出了包括垂直安装到印刷电路板122的多个封装结构100的组件121的顶视图。在该实施方式中,以背对背的方式垂直安装多个封装结构100,以便将封装结构100的相邻直立夹片16结合、连接或耦合到一起。在一种实施方式中,用环氧树脂或焊料层连接相邻的直立夹片16。
图13示出了具有以垂直或直立方式安装到印刷电路板122的封装结构100的组件121的侧视图。根据本发明,半导体器件14的主表面143相对于印刷电路板122的主表面1220正交或垂直。该特征用于增强散热并进一步节省了水平空间。
图14-18示出了在另一实施方式中图9-13的半导体封装结构,该另一实施方式具有形成于部分封装结构周围的附加保护或密封层81。借助于实例,密封层81包括环氧树脂模塑化合物,并使用常规模塑技术来形成。在一种实施方式中,形成本发明半导体封装结构(例如,图1和4-13中示出的那些结构)和/或将其附加到一起,如上所述,然后将该结构设置到模塑装置中,以形成密封层81。在一种实施方式中,然后将密封的结构附加到下一级组件上。
图14是图9封装结构100的底端视图,其具有形成于部分该结构周围的附加密封层81,以提供密封的封装结构101。在该实施方式中,密封层81不覆盖安装端部表面131、111或161,以将这些表面附加到下一级组件。图15是组件151的侧视图,组件151与组件111相似,附加密封层81。在该实施方式中,密封层81如所示出的那样终止,留下暴露出的表面131、111和161,用于附加到印刷电路板112。
图16是示出根据一侧接一侧的结构106,形成在多个封装结构周围的密封层81的组件151的顶视图。图17是示出根据背对背结构107,形成在多个封装结构周围的密封层81的组件171的顶视图,图18是示出密封终止以留下暴露出的表面131、111和161、用于附加到印刷电路板122的组件171的侧视图。应当理解,也可将密封层81添加到图1和4-8的封装结构。
由此,根据本发明,很明显,已经提供了一种用于形成垂直安装到下一级组件的半导体封装的结构和方法。该封装结合了多个直立夹片和间隔件,以提供具有增强散热的结构,这是由于,与现有技术设计中通过印刷电路板传输热量相反,该封装促进了热量至外界的传输。此外,本发明通过使用导电和/或绝缘的间隔件以及例如按一侧接一侧或背对背结构耦合到一起的直立夹片来提供改善的设计灵活性。此外,当将该封装附加到下一级组件上时,节省了水平空间。
尽管已经参考其具体实施方式对本发明进行了描述和说明,但是不希望本发明由这些说明实施方式所限制。例如,图7、12、17中的直立夹片13可以按背对背的结构附加到一起。此外,在本发明的多个封装实施方式中,可将一个封装结构中的直立夹片附加到在另一封装中的任一直立夹片上,以获得进一步的设计灵活性(例如,在一个封装结构中的直立夹片13到另一个封装结构中的直立夹片13、11或16,在一个封装中的直立夹片11到另一封装中的直立夹片13、11或16,在一个封装中的直立夹片16到另一个封装结构中的直立夹片13、11或16)。
Claims (10)
1.一种半导体封装结构,用于垂直安装到下一级组件,特征在于:
第一和第二直立夹片,各具有用于安装到下一级组件的基本平坦的端部;
半导体芯片,插入到第一和第二直立夹片之间,该第一直立夹片耦合到半导体芯片的一个主表面,且第二个直立夹片耦合到半导体芯片的另一个主表面;和
第一间隔件,插入到第一和第二直立夹片之间。
2.根据权利要求1的结构,进一步特征在于:
第三直立夹片,其插入到第一和第二直立夹片之间并与半导体芯片的主表面之一耦合,其中第三直立夹片具有用于安装至下一级组件的基本平坦的端部,且其中第一间隔件插入到第一和第二直立夹片之间;和
第二间隔件,插入到第二和第三直立夹片之间。
3.根据权利要求2的结构,其中第一和第二间隔件之一是导电的,且其中第三直立夹片包括用于接触半导体芯片的触及部分。
4.根据权利要求2的结构,进一步特征在于:
第四和第五直立夹片,各具有用于安装到下一级组件的基本平坦的端部;
第二半导体芯片,其插入到第四和第五直立夹片之间,第四夹片耦合到第二半导体芯片的一个主表面,且第五直立夹片耦合到第二半导体芯片的另一主表面;
第六直立夹片,其插入到第四和第五直立夹片之间并耦合到第二半导体芯片的主表面之一;
第三间隔件,其插入到第四和第六直立夹片之间;和
第四间隔件,其插入到第五和第六直立夹片之间,其中第四直立夹片附加到第一直立夹片。
5.根据权利要求1的结构,进一步特征在于形成于部分该结构周围的密封层。
6.一种垂直安装功率半导体封装,特征在于:
功率半导体芯片,其具有第一和第二相对的主表面;
第一直立夹片,其附加到第一主表面;
第二直立夹片,其附加到第二主表面;
第三直立夹片,其附加到第二主表面;
第一间隔件,其插入到第一和第二直立夹片之间;和
第二间隔件,其插入到第二和第三直立夹片之间,其中第一、第二和第三直立夹片中的每一个都具有用于安装到下一级组件的端部部分,使得当附加到下一级组件时功率半导体芯片的第一和第二主表面垂直于下一级组件。
7.根据权利要求6的封装,进一步特征在于:
第二功率半导体芯片,其具有第一和第二相对的主表面;
第四直立夹片,其附加到第二功率半导体芯片的第一主表面;
第五直立夹片,且附加到第二功率半导体芯片的第二主表面;
第六直立夹片,其附加到第二功率半导体芯片的第二主表面;
第三间隔件,其插入到第四和第五直立夹片之间;
第四间隔件,其插入到第五和第六直立夹片之间,其中第四、第五和第六直立夹片中的每一个都具有用于安装到下一级组件的端部部分,使得当安装到下一级组件时第二功率半导体芯片的第一和第二主表面垂直于该下一级组件,且其中第一、第二和第三直立夹片之一附加到第四、第五和第六直立夹片之一上。
8.根据权利要求7的封装,其中第一和第四直立夹片附加到一起,且其中第二和第五直立夹片附加到一起,以及其中第三和第六直立夹片附加到一起。
9.一种用于形成垂直安装半导体封装的方法,特征在于步骤:
提供具有第一和第二相对的主表面的半导体芯片;
将第一直立夹片附加到第一主表面上;
将第一间隔件附加到第一直立夹片上;
将第二直立夹片附加到第二主表面和第一间隔件上;
将第二间隔件附加到第二直立夹片上;和
将第三直立夹片附加到第二主表面和第二间隔件上,其中第一、第二和第三直立夹片中的每一个都具有用于安装到下一级组件的基本平坦的端部部分,并相对于下一级组件垂直定向半导体芯片的第一和第二主表面。
10.根据权利要求9的方法,其中附加第一间隔件的步骤包括附加导电间隔件,且其中附加第二间隔件的步骤包括附加绝缘间隔件。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/311,824 US7397120B2 (en) | 2005-12-20 | 2005-12-20 | Semiconductor package structure for vertical mount and method |
US11/311,824 | 2005-12-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1988145A true CN1988145A (zh) | 2007-06-27 |
CN100583421C CN100583421C (zh) | 2010-01-20 |
Family
ID=38172442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200610160573A Expired - Fee Related CN100583421C (zh) | 2005-12-20 | 2006-11-23 | 用于垂直安装的半导体封装结构及方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7397120B2 (zh) |
CN (1) | CN100583421C (zh) |
HK (1) | HK1106614A1 (zh) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7618896B2 (en) * | 2006-04-24 | 2009-11-17 | Fairchild Semiconductor Corporation | Semiconductor die package including multiple dies and a common node structure |
US9666557B2 (en) | 2013-05-30 | 2017-05-30 | Infineon Technologies Ag | Small footprint semiconductor package |
FR3028095B1 (fr) * | 2014-11-04 | 2018-01-26 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Dispositif electronique de puissance a cellule de commutation 3d verticale |
EP3971957A1 (en) | 2020-09-16 | 2022-03-23 | Infineon Technologies Austria AG | Semiconductor package, semiconductor module and methods for manufacturing a semiconductor module |
EP4310907A1 (en) * | 2022-07-22 | 2024-01-24 | Infineon Technologies Austria AG | Semiconductor package and method for fabricating a semiconductor package for upright mounting |
EP4310906A1 (en) * | 2022-07-22 | 2024-01-24 | Infineon Technologies Austria AG | Semiconductor package and method |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5895229A (en) * | 1997-05-19 | 1999-04-20 | Motorola, Inc. | Microelectronic package including a polymer encapsulated die, and method for forming same |
US6147411A (en) * | 1998-03-31 | 2000-11-14 | Micron Technology, Inc. | Vertical surface mount package utilizing a back-to-back semiconductor device module |
DE10134752B4 (de) * | 2001-07-17 | 2005-01-27 | Epcos Ag | Überspannungsableiter |
DE10303463B4 (de) * | 2003-01-29 | 2006-06-14 | Infineon Technologies Ag | Halbleiterbauelement mit wenigstens zwei in einem Gehäuse integrierten und durch einen gemeinsamen Kontaktbügel kontaktierten Chips |
US7330369B2 (en) * | 2004-04-06 | 2008-02-12 | Bao Tran | NANO-electronic memory array |
DE102004041088B4 (de) * | 2004-08-24 | 2009-07-02 | Infineon Technologies Ag | Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung |
US20070075406A1 (en) * | 2005-09-30 | 2007-04-05 | Yueh-Se Ho | Wafer-level method for metallizing source, gate and drain contact areas of semiconductor die |
US7786555B2 (en) * | 2005-10-20 | 2010-08-31 | Diodes, Incorporated | Semiconductor devices with multiple heat sinks |
-
2005
- 2005-12-20 US US11/311,824 patent/US7397120B2/en active Active
-
2006
- 2006-11-23 CN CN200610160573A patent/CN100583421C/zh not_active Expired - Fee Related
-
2007
- 2007-11-01 HK HK07111841.1A patent/HK1106614A1/xx not_active IP Right Cessation
-
2008
- 2008-01-22 US US12/017,856 patent/US7566967B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US7397120B2 (en) | 2008-07-08 |
US7566967B2 (en) | 2009-07-28 |
US20080111227A1 (en) | 2008-05-15 |
US20070138503A1 (en) | 2007-06-21 |
HK1106614A1 (en) | 2008-03-14 |
CN100583421C (zh) | 2010-01-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5559374A (en) | Hybrid integrated circuit | |
JP5383621B2 (ja) | パワー半導体装置 | |
CN104170086B (zh) | 半导体装置及半导体装置的制造方法 | |
JP3429921B2 (ja) | 半導体装置 | |
US7535076B2 (en) | Power semiconductor device | |
JP5260246B2 (ja) | 電力用半導体装置 | |
US20100134979A1 (en) | Power semiconductor apparatus | |
JP6218898B2 (ja) | 電力用半導体装置 | |
CN100583421C (zh) | 用于垂直安装的半导体封装结构及方法 | |
KR101278393B1 (ko) | 파워 패키지 모듈 및 그의 제조방법 | |
CN103794582A (zh) | 半导体装置 | |
JP6149932B2 (ja) | 半導体装置 | |
JP2010034350A (ja) | 半導体装置 | |
JP2012004543A (ja) | 半導体ユニットおよびそれを用いた半導体装置 | |
EP3649671B1 (en) | Power semiconductor module with a housing connected onto a mould compound and corresponding manufacturing method | |
JP4967701B2 (ja) | 電力半導体装置 | |
CN108346651A (zh) | 包括晶体管芯片、二极管芯片和驱动器芯片的半导体模块 | |
US11232994B2 (en) | Power semiconductor device having a distance regulation portion and power conversion apparatus including the same | |
KR101994727B1 (ko) | 전력 모듈 패키지 및 그 제조방법 | |
CN103794594A (zh) | 半导体封装件 | |
JP4810898B2 (ja) | 半導体装置 | |
CN111834307B (zh) | 半导体模块 | |
JP2012238737A (ja) | 半導体モジュール及びその製造方法 | |
CN216749898U (zh) | 一种功率半导体的封装结构 | |
TWI831247B (zh) | 功率模組及其製作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 1106614 Country of ref document: HK |
|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
REG | Reference to a national code |
Ref country code: HK Ref legal event code: GR Ref document number: 1106614 Country of ref document: HK |
|
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100120 Termination date: 20211123 |