CN1983615A - 相变存储器件及其制造方法 - Google Patents

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Abstract

一种相变存储器件，具有相变层，具有与相变层保持接触的一端的加热器电极，不同种材料的接触栓塞，具有由第一导电材料制成并与该加热器电极的另一端保持接触的第一导电材料栓塞，以及由具有小于第一导电材料的比电阻的第二导电材料构成的第二导电材料栓塞，第一导电材料栓塞和第二导电材料栓塞至少通过其相应侧表面保持互相接触，加热器电极和第二导电材料栓塞互相不是重叠关系，以及电连接到第二导电材料栓塞的导电层。

Description

相变存储器件及其制造方法
本申请基于并要求2005年11月26日申请的日本专利申请号2005-341290的优先权，其内容被引入作为参考。
技术领域
本发明涉及一种相变存储器件和制造相变存储器件的方法。
背景技术
相变存储器件在它们的存储单元中采用相变层(硫族化物半导体薄膜等等)，相变层的电阻依据其状态而变化。硫族化物半导体是包括硫族元素的非晶半导体。
图1示出了部分元素周期表的附图，是硫族元素的示例。如图1所示，在元素周期表中的6族中硫族元素包括S(硫)、Se(硒)以及Te(碲)。硫族化物半导体一般用于两个领域，光盘和电存储器。电存储器领域中使用的硫族化物半导体包括GeSbTe(以下称为，“GST”)、AsSbTe、SeSbTe等，其中GeSbTe是Ge(锗)、Te(碲)以及Sb(锑)的化合物。
附图的图2A和2B是说明相变存储器的原理的示图。
如图2A所示，硫族化物半导体可以获得两种稳定的状态，即，非晶态10和晶态30。对于从非晶态10至晶态30的转换，硫族化物半导体需要提供超过能量势垒20的热量。
如图2B所示，显示出较高电阻的非晶态对应于数字值“1”，以及显示出较低电阻的晶态对应于数字值“0”。这允许硫族化物半导体存储数字信息。流过硫族化物半导体的电流量或硫族化物半导体两端的电压降被检测，以决定硫族化物半导体中存储的信息是否是“1”或“0”。
被提供从而导致硫族化物半导体中的相位变化的热量是焦耳热。具体地，具有不同峰值和不同脉冲持续时间的脉冲被施加到硫族化物半导体，以在电极和硫族化物半导体的接触表面附近产生焦耳热，以及该焦耳热引起相位变化。
具体地，在硫族化物半导体被提供有其熔点附近的温度的热量之后，当该硫族化物半导体被迅速地冷却时，它转变为非晶态。在硫族化物半导体被长时间提供有低于熔点的晶化温度的热量之后，当该硫族化物半导体被冷却时，它变为晶态。例如，在GST被短期提供有接近熔点(约610℃)的温度的热量(1至10ns)之后，当GST被迅速地冷却约1ns时，它变为非晶态。在GST被长时间(30至50ns)提供晶化温度(约450℃)的热量之后，当GST被冷却时，它变为晶态。
如图2B所示，从非晶态转变为晶态被称为“置位”(晶化工序)以及用来置位硫族化物半导体的脉冲被称为“置位脉冲”。假定晶化硫族化物半导体需要的最低温度(晶化温度)由Tc表示，以及晶化硫族化物半导体需要的最小时间(晶化时间)由tr表示。相反，从晶态转变为非晶态称为“复位”(非晶化工序)，以及用于复位该硫族化物半导体的脉冲被称为“复位脉冲”。施加到硫族化物半导体用于复位该硫族化物半导体的热量是接近熔点Tm附近的温度下的热量。在硫族化物半导体被熔融之后，它被迅速地淬火。
附图的图3A至3D是说明相变存储器件的基本结构和其中置位和复位相变存储器件的方法。
如图3A所示，相变存储器件具有一基本结构，具有夹在上下电极48，42之间的硫族化物半导体层(相变层)46。下电极42被安装在衬底40上并通过电绝缘膜44与上电极48隔离。上电极48被连接到端子P，端子P将被施加一组脉冲。下电极42被连接到地线(参考电极)。
如图3B所示，图3A所示的相变存储器件相当于电阻器R1。电阻器R1的电阻依据硫族化物半导体层46是否处于非晶态或晶态而改变。置位脉冲S1，即，具有超过阈值Vth的峰值的脉冲，复位脉冲S2，即，具有大于置位脉冲S1的峰值和短于置位脉冲S1的较短脉冲持续时间的脉冲，以及读脉冲S3，即，具有小于阈值Vth的峰值和长于置位脉冲S1的较长脉冲持续时间的脉冲，被有选择地施加到端子P。阈值Vth表示能够产生晶化需要的焦耳热的下限电压。
图3C示出了置位脉冲S1和由置位脉冲S1被施加到端子P时产生的焦耳热所引起的温度上升之间的关系。在图3C中，上曲线表示置位脉冲S1的电压波形，以及下曲线51表示其中由于焦耳热温度增加的方式。
置位脉冲S1的电压值超过阈值Vth，置位脉冲S1的脉冲持续时间由tcry表示。脉冲持续时间tcry等于或长于晶化时间tr，即，晶化硫族化物半导体需要的最小时间。由于焦耳热而上升的温度显著地低于熔点Tm和高于晶化需要的最低温度Tc(晶化温度)。
类似地，图3D示出了复位脉冲S2和由复位脉冲S2被施加到端子P时产生的焦耳热所引起的温度上升之间的关系。在图3D中，上曲线表示复位脉冲S2的电压波形，以及下曲线53表示其中由于焦耳热温度增加的方式。
如图3D所示，复位脉冲S2具有大大高于阈值Vth的峰值和足够小的脉冲持续时间。由于焦耳热而上升的温度超过硫族化物半导体的熔点Tm。在足够地短的时间Tamo内，温度从峰值下降到晶化温度Tc。因此，在硫族化物半导体被熔融之后，它被淬火，以便它返回到非晶态。
图3A至3B所示的相变存储器件具有用于从端子P提供置位脉冲S1和复位脉冲S2的电路布置。但是，该相变存储器件可以具有如附图的图4所示的电路布置。
图4是相变存储器件的电路布置的电路图。
在图4中，电阻器R1等效于相变存储器件，以及具有连接到端子P的一端，端子P连接到电源电位VDD。电阻器R1具有连接到尺寸-调整的MOS晶体管M1，M2，M3的另一端，MOS晶体管M1，M2，M3分别具有连接到置位脉冲端子P1、复位脉冲端子P2以及读脉冲端子P3的各个栅极。
置位、复位以及读脉冲信号分别被有选择地施加到置位脉冲端子P1、复位脉冲端子P2以及读脉冲端子P3，以选择哪一个MOS晶体管M1，M2，M3将被导通，以及控制所选MOS晶体管M1，M2，M3的导通时间。以此方式，该相变存储器件以置位、复位和读方式工作。
附图的图5示出了其中相变存储器件(相变存储器IC)以读方式工作的方式的电路图。图5所示的与图3A至3D和4所示相同的那些部件由相同的参考符号表示。
在图5中，字线由W表示，接地线由G表示，位线(连接到用于输入置位脉冲S1、复位脉冲S2以及读脉冲S3的端子P的脉冲输入线)由B表示，电阻器由R1表示，相当于用作存储单元的相变存储器件(包括硫族化物半导体层60)。
用于选择存储单元的NMOS晶体管(开关器件)由M4表示，电流-至-电压转换电阻器由R2表示，读出放大器由A1表示，用于读出放大器A1的基准电压源由62表示，在读方式中流过存储单元的电流由11表示，读出放大器A1(读出电路)的输出电压由Vout表示。
在置位模式中(在复位模式和读取模式中也一样)，字线W被激活，以导通NMOS晶体管M4。此后，从端子P提供脉冲S1、S2、S3之一。在读取模式中，从端子P提供读脉冲S3。
电阻器R1的电阻改变，因此流过的电流量11取决于存储单元的硫族化物半导体层60是否处于非晶态或晶态而改变。通过将电流量11转变为电压和读取该电压，可以决定存储单元中存储的信息是“1”或“0”。
附图的图6是不完全的剖面图，示出了由相变存储器件(相变存储器IC)提供的存储单元的特定结构细节。
在图6中，p-型半导体衬底70具有在其中布置的n-型源极层71和n-型漏极层72，以及在栅绝缘膜73上布置的栅电极74，栅电极74连接到字线W，栅绝缘膜73布置在p-型半导体衬底70上。
在栅绝缘膜73上布置层间绝缘膜75，79。连接到n-型源极层71的电极包括贯穿层间绝缘膜75和栅绝缘膜73的接触栓塞76和连接到接触栓塞76的电极78，以及包括布置在层间绝缘膜79中的第一导电层。该电极被连接到接地线G。
由钨(W)构成的接触栓塞77，贯穿层间绝缘膜75，并被连接到n-型漏极层72。用作加热器电极的接触栓塞80贯穿层间绝缘膜79并被连接到接触栓塞77。
在层间绝缘膜79上布置包括硫族化物半导体的相变层82，具有在其间以薄金属膜形式插入的粘结层81。粘结层81被插入，以保持相变层82和层间绝缘膜79紧密地在一起，因为相变层82和层间绝缘膜79将不互相紧密地粘结。
在相变层82上布置包括第二导电层的上电极83，并在其上表面上延伸。在上电极83上布置层间绝缘膜84。连接到上电极83的接触栓塞85贯穿层间绝缘膜84。在层间绝缘膜84上布置包括第三导电层的电极86，并连接到接触栓塞85。电极86用作脉冲提供端子P。接触栓塞85和电极86共同地构成接触电极。
相变层82包括被粗虚线X围绕的区域，该区域发生相位变化。在层间绝缘膜79中嵌入由氮化钛(TiN)构成的电极80。电极80限制电流流过相变层82，以增加电流密度，用于在相变区X中有效地产生焦耳热。因此，电极80被称作加热器电极(加热电极)，以及下面将称为加热器电极80。
当加热器电极80和相变层82之间的接触面积减小时，流过相变层82的电流的电流密度增加，并产生焦耳热。因此，加热器电极80和相变层82之间的接触面积被设为足够小的面积，例如，由光刻设计的最小尺寸决定的面积。
例如，在日本特许-公开专利公报号2003-332529中公开了一种相变存储器件，具有夹在上下电极之间的相变层。该公报还公开了下电极(加热器电极)具有一尖端，以使该电极和相变层之间的接触面积最小化，以便防止相变存储器件的相变工序中热效率被降低。
本发明的发明人研究了图6所示的相变存储器件并发现它存在如下所述的各种缺点。
图6所示的相变存储器件具有用于通过加热器电极80将相变层82的相变区X中产生的热量向下传递到接触栓塞77以及用于辐射来自接触栓塞77的热量的散热路径。因为该相变存储器件的结构，必然发生该散热路径。
应当注意，接触栓塞77和加热器电极80由不同的材料制成，以及由于不同的材料，接触栓塞77的散热能力是高的。
具体地，接触栓塞77由低电阻的材料制成，例如，由钨制成，用于减小接触栓塞77的电阻，以及加热器电极80由高电阻的材料制成，例如，由氮化钛制成，用于有效地产生焦耳热。由于具有较高导电率(比电阻的倒数)的金属材料具有较高的导热率，具有较低的电阻，即，较高的导电率的接触栓塞77，具有比加热器电极80更高的导热率，加热器电极80具有较高的电阻，即，较低的导电率。因此，用作热沉(散热片)的接触栓塞77具有良好的散热能力。
由于硫族化物半导体的相变由流过电流时产生的焦耳热所引起，通过加热器电极和接触栓塞以及位于加热器电极底下的互连辐射焦耳热不是优选的，因为该热辐射将导致热效率减小。
当单相变存储器件或低集成度的相变存储器IC被制造作为原型时，这种热效率的减小不造成重要的难题。但是，当根据微制造工艺实际上批量制造高度集成的相变存储器IC时，它可能是大的问题。
具体地，对于制造具有高储存容量的相变存储器件，必须减小存储单元的尺寸，重要的是减小复位电流，即，将相变层从晶态改变到非晶态需要的电流。其中接触电极层保持与用作具有良好散热能力的热沉(散热片)的相变层的下表面接触的结构是造成减小热效率和阻止复位电流量被减小的原因。
另一方面，如果接触栓塞由高电阻的材料制成，以减小来自接触栓塞的热辐射，即，增加热效率，那么接触栓塞和半导体衬底之间的接触电阻增加，以及流过的电流减小。在此情况下，用于选择存储单元的晶体管的尺寸(宽度/长度)需要被增加，对于减小元件尺寸造成障碍，即，对于增加相变存储器件的储存容量造成障碍。
因此设计一种抑制加热器电极下面的热辐射和减小加热器电极和半导体衬底之间的接触电阻的相变存储器件是困难的。
一种解决办法是使保持与NMOS晶体管的漏极层接触的钨接触栓塞77通过由与加热器电极80相同的材料(TiN)构成的新接触栓塞与加热器电极80接触，而不是与加热器电极80直接接触。
具体地，对于将半导体衬底和加热器电极互相电连接，提供一种由钨构成的低电阻接触栓塞，在其本身和半导体衬底之间具有减小的接触电阻，在该具有低电阻的接触栓塞上布置由与加热器电极相同材料构成的另一接触栓塞，例如，氮化钛。在该具有高电阻的接触栓塞上布置由氮化钛构成的加热器电极。
但是，由于在半导体衬底和加热器电极之间存在在各个不同的层中布置的两个接触栓塞，相变存储器件的层数目增加，制造相变存储器件需要的工时数目也增加。此外，两个接触栓塞可能互相错位。由此，在该设计的批量制造的大规模相变存储器件中产生困难。
日本特许-公开专利公报号2003-332529中公开的发明解决了相变层和加热器电极之间的接触界面中的热辐射，不涉及或暗示如本发明解决的通过加热器电极从下电极传递的散热。上述公报的公开不存在上面涉及的散热的任意解决办法。根据上述公报的公开，加热器电极的端部需要以锐角削尖。但是，制造具有尖端的加热器电极的需要，易于使制造相变存储器件的方法变复杂。
发明内容
本发明的目的是可以批量制造具有良好电性能和良好热性能的大规模相变存储器件。
根据本发明的一个方面，一种相变存储器件包括，相变层，具有与相变层保持接触的一端的加热器电极，不同种材料的接触栓塞，具有由第一导电材料制成并与该加热器电极的另一端保持接触的第一导电材料栓塞，以及由具有小于第一导电材料的比电阻的第二导电材料构成的第二导电材料栓塞，第一导电材料栓塞和第二导电材料栓塞至少通过其相应侧表面保持互相接触，加热器电极和第二导电材料栓塞互相不是重叠关系，以及电连接到第二导电材料栓塞的导电层。
不同种材料的接触栓塞用来减小热辐射和实现良好的导电性。接触栓塞是用来将电路元件电连接到另一电路元件的电极，以及一般被嵌入电绝缘膜中。不同种材料的接触栓塞指由至少两个导电材料层(导电栓塞)构成的复合接触栓塞，至少两个导电材料层通过其表面保持互相接触。一种常规接触栓塞具有通过淀积薄的金属阻挡层，例如辅助的钛层，以提供与下硅衬底的良好电连接，此后在绝缘膜中嵌入具有小比电阻的金属，例如，钨，而形成的结构。该结构的常规接触栓塞不对应于根据本发明的“不同种材料的接触栓塞”。原因是积极地用作用于互连电子电路元件的常规接触栓塞的部分，即，提供电流通路的部分，仅仅由具有小比电阻的金属构成，例如，由钨构成，置位该金属阻挡层，仅仅用于更好的制造半导体器件。根据本发明的“不同种材料的接触栓塞”包括积极地用作用于互连电子电路元件的电极的至少两个部分，即用作接触栓塞的部分，该两个接触栓塞由不同的导电材料制成，以及被集成地结合为复合接触栓塞。根据本发明的“不同种材料的接触栓塞”的导电材料也可以用作上面所指的金属阻挡层。根据本发明的“不同种材料的接触栓塞”用来电互连加热器电极和导电层，即，扩散层、金属电极、互连或硅衬底其它接触栓塞。根据本发明的部分“不同种材料的接触栓塞”以第一导电材料栓塞的形式接触加热器电极，第一导电材料栓塞由具有比第二导电材料更大的比电阻(较小导电率和较小导热率)的第一导电材料制成，由此减小来自第一导电材料栓塞的热辐射。因此，当在相变存储器件中写入数据时，即，当相变存储器件被复位时，提高热效率。第二导电材料栓塞的第二导电材料比第一导电材料更小的比电阻(更大的导电率和更大的导热率)。在足够地减小不同种材料的接触栓塞的总体电阻中，第二导电材料栓塞是有效的。第一和第二导电材料栓塞至少通过其侧表面保持互相接触，以及加热器电极和第二导电材料栓塞互相不重叠。由于第二导电材料栓塞由具有高导电率的材料制成，电子电路的电阻是足够低的。因为加热器电极不重叠第二导电材料栓塞，通过加热器电极传递的热量被传递到第一导电材料栓塞，而不是被直接传递到其下的第二导电材料栓塞。与加热器电极保持接触的部分由具有低导热率的材料制成，用于减小散热。因此，其他电极和互连可以由低比电阻的金属材料制成，如由基于硅的LSI电路中使用的钨(W)或铝(Al)或铜(Cu)制成。由此，可更大地选择可以被使用的材料，使之可以制造大规模相变存储器件。该比电阻(ρ)也被称作电阻率或体电阻率，以及其倒数(1/ρ)被称为导电率，也被称为比导电率。根据本发明，将使用术语“比电阻”和“导电率”。
在根据本发明的相变存储器件中，不同种材料的接触栓塞具有一平面形状，包括由第二导电材料栓塞构成的较宽主体和从该主体凸出并比该主体更窄的突出，该突出由第一导电材料制成，该加热器电极被连接到该突出。
上述措词指不同种材料的接触栓塞的平面形状的特定细节，即，层间绝缘膜中限定的接触孔的平面形状。具体地，该接触孔具有包括较宽主体和较窄突出的平面形状。该较窄的突出用第一导电材料完全填充，以及该较宽的主体用第二导电材料填充。填充较窄突出的第一导电材料层用作第一接触栓塞。根据接触孔填充技术，如CVD等等，通过调整平面图形的宽度和第一和第二导电材料的薄膜的薄膜厚度，可以容易地形成不同种材料的接触栓塞。在批量制造相变存储器件中这些是有效的。
在该相变存储器件中，不同种材料的接触栓塞的平面形状是P-形、L-形或T-形。
通过改变用来形成接触孔的掩模的形状，可以容易地实现不同种材料的接触栓塞或用不同材料填充的层间绝缘膜中限定的接触孔的P-形、L-形或T-形平面形状。在批量制造相变存储器件中这些也是有效的。
在该相变存储器件中，第二导电材料栓塞的体积大于第一导电材料栓塞。
第一导电材料栓塞主要被置位用于减小从加热器电极传递的热辐射。第一导电材料栓塞的电阻易于略微地增加。但是，如果具有良好导电性的第二导电材料栓塞的体积大于第一导电材料栓塞的体积，那么不同种材料的接触栓塞的电阻取决于第二导电材料栓塞。因此，不同种材料的接触栓塞的总体电阻可以足够地低，使得没有电路工作问题。
在该相变存储器件中，第一导电材料栓塞的第一导电材料包括主要是加热器元件的主要成分的金属材料，以及第二导电材料栓塞包括是地电位电极或相变存储器件的互连的主要成分的金属材料。
上述段落表明第一导电材料栓塞包括是加热器元件的主要成分的金属材料，即，第一导电材料栓塞由与加热器电极相同的金属材料制成，以及第二导电材料栓塞包括是接地电极和接地互连的主要成分的金属材料，接地电极和接地互连要求具有低电阻。由于特定的金属材料不需要用于散热，在制造相变存储器件中没有问题发生。
在该相变存储器件中，第一导电材料栓塞的第一导电材料包括与加热器元件的金属材料相同的金属材料，以及第二导电材料栓塞包括是地电位电极或相变存储器件的互连的主要成分的金属材料。
上述段落表明第一导电材料栓塞由与加热器元件相同的金属材料制成，即，第一导电材料栓塞由与加热器电极相同的金属材料制成，以及第二导电材料栓塞由与接地电极和接地互连相同的材料制成，该接地电极和接地互连要求具有低电阻，即，第二导电材料栓塞由与接地电极和接地互连相同的材料制成。由于特定的金属材料不需要用于散热，在制造相变存储器件中没有问题发生。
在该相变存储器件中，第一导电材料栓塞的第一导电材料包括金属或该金属的氮化物或金属的硅化物，该金属是钛(Ti)、钽(Ta)、钼(Mo)、铌(Nb)、锆(Zr)或钨(W)。
上述材料是可以被用作第一导电材料栓塞的主要成分的金属材料。这些金属材料可以被用作加热器电极的材料。该金属材料的任何一种具有低于基于硅的LSI电路中使用的铝(Al)或铜(Cu)的导电率和导热率。但是，这些金属材料包括可以被用作第二导电材料栓塞的材料。
在该相变存储器件中，第一导电材料栓塞的第一导电材料包括氮化钛(TiN)、氮化钽(TaN)、氮化钼(MoN)、氮化铌、氮化钛硅、氮化钛铝、氮化钛硼、氮化锆硅、氮化钨硅、氮化钨硼、氮化锆铝、氮化钼硅、氮化钼铝、氮化钽硅、氮化钽铝、氮氧化钛、氮氧化钛铝、氮氧化钨、氮氧化钽、硅化钽(TaSi)、硅化钨(WSi)或硅化钼(MoSi)。
上述金属材料是可以被用作第二导电材料栓塞的材料的金属材料。这些金属材料主要可以被用作加热器电极的材料。但是，这些金属材料包括可以被用作第二导电材料栓塞的材料。
在该相变存储器件中，第二导电材料栓塞的第二导电材料包括金属或该金属的硅化物，该金属是钨(W)、铝(Al)、钼(Mo)或(Cu)。
上述金属材料是可以被用作第二导电材料栓塞的材料的金属材料。这些金属材料可以主要被用作接地电极和接地互连的材料。但是，这些金属材料包括可以被用作第一导电材料栓塞的材料。
在该相变存储器件中，第一导电材料栓塞的第一导电材料的比电阻至少是第二导电材料栓塞的第二导电材料的比电阻10倍。
上述段落表明第一和第二导电材料栓塞的材料的比电阻之间的差异，即，第一和第二导电材料的比电阻之间的差异。第一和第二导电材料的导电性和导热率应该优选，但是不必，互相差别约10倍。
在该相变存储器件中，第一导电材料栓塞包括通过在层间绝缘膜中限定的接触孔的内部和下表面上布置的钛(Ti)薄膜上淀积氮化钛(TiN)形成的栓塞，以及第二导电材料栓塞包括通过在氮化钛(TiN)被淀积之后剩下的空腔中淀积钨(W)形成的栓塞。
窄沟槽可以用具有一定厚度的薄膜完全地填充，以及宽沟槽不能用这种薄膜完全填充。基于这种现象，窄沟槽用作为第一导电材料的氮化钛(TiN)完全地填充，由此形成第一导电材料栓塞，即，部分第一导电材料栓塞接触该加热器电极，以及具有在其中剩下的空腔的宽沟槽，用作为第二导电材料的钨(W)填充，由此形成第二导电材料栓塞。根据接触孔填充技术，如CVD等等，通过调整平面图形的宽度和接触孔的沟槽以及通过调整第一和第二导电材料的薄膜的薄膜厚度，可以容易地形成不同种材料的接触栓塞。在批量制造相变存储器件中这些是有效的。
该相变存储器件还包括用于选择存储单元的开关元件，以及用于将地电位交接到开关元件的一个电极(pole)的地电位连接栓塞，开关元件的一个电极通过地电位连接栓塞，被连接到地电位，以及开关元件的另一电极被电连接到不同种材料的接触栓塞的第二导电材料栓塞。
用于选择一个存储单元的开关元件的一个电极，例如，绝缘栅场效应晶体管、双极性晶体管、P-N结二极管、肖特基势垒二极管等等的一个电极通过地电位栓塞连接到地电位，其另一电极通过不同材料的接触孔电连接到加热器电极。“地电位”被大致地解释为表示AC地线电位，即，DC，基准电位。
在该相变存储器件中，地电位连接栓塞包括作为不同种材料的接触栓塞的第一导电材料栓塞和第二导电材料栓塞。
地电位栓塞和不同种材料的接触栓塞的结构互相相同，以便它们可以在公共制造步骤中制造。
根据本发明的另一方面，一种相变存储器件，包括用于选择存储单元的开关元件，在半导体衬底中或半导体衬底上布置的开关元件，不同种材料的接触栓塞，具有第一导电材料栓塞和第二导电材料的第二导电材料栓塞，第二导电材料栓塞的导电率和导热率大于第一导电材料栓塞，第一导电材料栓塞和第二导电材料栓塞至少通过其相应侧表面保持互相接触，连接到第一导电材料栓塞的加热器电极，该加热器电极和第二导电材料栓塞互相没有重叠关系，连接到加热器电极的相变层，以及连接到相变层的电极层。
根据半导体制造工序，通过连续地形成开关元件、不同种材料的接触栓塞、加热器电极、相变层、以及电极端子，制造具有如上所述的基础总体结构的相变存储器件(相变存储器IC)。
在该相变存储器件中，该相变层包括硫族化物半导体层。具体地，包括硫族化物的薄半导体薄膜被用作相变层。
根据本发明的再一方面，还提供一种制造如上所述的相变存储器件的不同种材料的接触栓塞的方法，包括以下步骤，有选择地构图布置在半导体衬底上的部分层间绝缘膜，以形成具有一平面形状的接触孔，该平面形状包括较宽的主体和从该主体凸出并比主体更窄的突出。用第一导电材料填充接触孔，以在仅仅该突出被完全地填充的条件下形成第一导电材料栓塞，以及用第二导电材料完全地填充该接触孔的主体，以形成第二导电材料栓塞。
窄沟槽可以用具有一定厚度的薄膜完全地填充，以及宽沟槽不能用这种薄膜完全填充。基于这种现象，接触孔具有一平面形状，具有主体和突出，以及窄沟槽用第一导电材料完全填充，由此形成第一导电材料栓塞，以及具有在其中剩下的空腔的宽沟槽用第二导电材料填充，由此形成第二导电栓塞。根据接触孔填充技术，如CVD等等，通过调整沟槽(接触孔)和沟槽的平面图形的宽度，以及通过调整第一和第二导电材料的薄膜的薄膜厚度，可以容易地形成不同种材料的接触栓塞。
根据本发明的又一方面，还提供一种制造相变存储器件的方法，该方法包括以下步骤，在半导体衬底中或在半导体衬底上形成用于选择存储单元的开关元件，形成不同种材料的接触栓塞，第二导电材料栓塞与开关元件的一个电极电保持接触，形成加热器电极，以便加热器电极具有与第一导电材料栓塞的上表面保持接触的下表面，形成相变层，以便相变层具有与加热器电极的上表面保持接触的下表面，以及形成连接到相变层的至少部分上表面的电极层。
根据半导体制造工序，通过连续地形成开关元件、不同种材料的接触栓塞、加热器电极、相变层、以及电极端子，制造该相变存储器件(相变存储器IC)。通过产生上面涉及的不同种材料的接触栓塞的方法制造不同种材料的接触栓塞。根据上述制造方法，可以制造大规模变存储器件，同时满足使用一般制造技术减小散热和减小电阻的矛盾需要，即，没有特定的制造工序。
在制造相变存储器件的以上方法中，形成不同种材料的接触栓塞的以上步骤包括当形成不同种材料的接触栓塞时，形成地电位栓塞的步骤用于保持开关元件的另一电极在地电位。
通过公共制造工序，可以同时制造不同种材料的接触栓塞和地电位栓塞。因此，可以减小制造步骤的数目。
在该制造相变存储器件的以上方法中，该开关元件包括绝缘-栅场效应晶体管，以及当形成绝缘栅场效应晶体管的栅电极时，在栅电极的导电材料层的上和侧表面上形成电绝缘层。
利用根据本发明的相变存储器件，由于靠近用于选择存储单元的绝缘栅场效应晶体管(MOS晶体管)布置不同种材料的接触栓塞，如果相变存储器件被高度地集成，那么在不同种材料的接触栓塞和MOS晶体管的栅电极之间可能发生短路。为了避免这种短路，用绝缘膜覆盖栅电极的导电材料层(掺杂的多晶硅层等等)的上和侧表面。根据CVD，栅电极的导电材料层的侧表面可以用侧壁以绝缘膜的形式覆盖。当形成栅电极时，可以在导电材料层的上表面上淀积氮化物膜，然后被构图，由此覆盖导电材料层的上表面。
附图说明
图1是示出了部分元素周期表的示图，说明硫族元素；
图2A和2B是说明相变存储器原理的示图；
图3A至3D是说明相变存储器件的基本结构和其中置位和复位相变存储器件的方法的示图。
图4是相变存储器件的电路布置的电路图；
图5示出了其中相变存储器件(相变存储器IC)以读方式工作的方式的电路图；
图6示出了相变存储器IC的存储单元的特定结构细节的不完全剖面图和其说明的问题；
图7A示出了根据本发明的相变存储器件的基本结构的视图；
图7B示出了作为比较例子的常规结构的视图，其加热器电极和接触栓塞互相连接；
图8是示出了不同种材料的接触栓塞和地电位栓塞的平面形状以及具有那些栓塞的相变存储器件的基本截面结构的视图；
图9A至9D是在每个主工序步骤下器件的剖面图，说明制造图8所示的相变存储器件的基本结构的方法；
图10A至10D示出了不同种材料的接触栓塞的平面形状的视图；
图11示出了根据本发明的相变存储器件(相变存储器IC)的总体电路布置的电路图；
图12通过例子示出了图11所示的相变存储器件(相变存储器IC)的存储单元区中的元件和互连布局的平面图；
图13是器件沿图12的线A-A的剖面图；
图14通过例子示出了图11所示的相变存储器件(相变存储器IC)的存储单元区中的元件和互连的另一布局的平面图；
图15是步骤1中的剖面图，说明沿图14的线A-A的器件的截面结构的制造方法；
图16是步骤2中的剖面图，说明沿图14的线A-A的截面结构的制造方法；
图17是步骤3中的剖面图，说明沿图14的线A-A的截面结构的制造方法；
图18是步骤4中的剖面图，说明沿图14的线A-A的截面结构的制造方法；
图19是步骤5中的剖面图，说明沿图14的线A-A的截面结构的制造方法；
图20是步骤6中的剖面图，说明沿图14的线A-A的截面结构的制造方法；
图21是沿图14的线B-B的器件剖面图；
图22通过举例示出了图11所示的相变存储器件(相变存储器IC)的存储单元区中的元件和互连的再一布局的平面图；以及
图23示出了根据本发明的相变存储器件的另一截面结构的剖面图，其中接触电极与NMOS晶体管的源极-漏极层保持接触，以及不同种材料的接触栓塞与该接触电极保持接触。
具体实施方式
(第一实施例)
在随后的描述中，术语“接触栓塞”指用来使一电子电路元件和另一电子电路元件互相电连接的电极，以及一般通过嵌入电绝缘膜中而形成。
术语“不同种材料的接触栓塞”指由至少两个导电材料层(导电栓塞)制成的复合接触栓塞，至少两个导电材料层通过其表面保持互相接触。
一种常规接触检塞具有通过淀积薄的金属阻挡层，例如辅助的钛层，以提供与下硅衬底的良好电连接，此后在绝缘膜中嵌入具有小比比电阻的金属，例如，钨，而形成的结构。该结构的常规接触栓塞不对应于根据本发明的“不同种材料的接触栓塞”。原因是积极地用作用于互连电子电路元件的电极的常规接触栓塞的一部分，即，提供电流通路的部分，仅仅由具有小比电阻的金属构成，例如，由钨构成，仅仅用于更好的制造半导体器件设置金属阻挡层。
根据本发明的“不同种材料的接触栓塞”至少包括积极地用作用于互连电子电路元件的电极的两个部分，即，用作接触栓塞的部分，该两个接触栓塞由不同的导电材料制成，以及集成地结合为复合接触栓塞。
根据本发明的“不同种材料的接触栓塞”的导电材料也可以用作上面所指的金属阻挡层。
根据本发明的“不同种材料的接触栓塞”用来电互连加热器电极和导电层，即，硅衬底上的扩散层、金属电极、互连或其它接触栓塞。
下面将描述根据第一实施例的相变存储器件的具体细节。
图7A和7B示出了根据本发明的相变存储器件的特性结构。图7A示出了根据本发明的相变存储器件的基本结构，以及图7B示出了作为比较例子的常规结构的视图，其加热器电极和接触栓塞互相连接。
如图7A所示，NMOS晶体管，即，N-沟道绝缘-栅场效应晶体管，M是用于选择存储单元的开关元件，以及具有连接到字线WL1的栅极。
NMOS晶体管M的源极被连接到由材料β制成的地电位金属栓塞100并且通过地电位互连102连接到地电位(基准电位)GND，地电位互连102是由材料β制成的接地互连。
NMOS晶体管M的漏极被电连接到不同种材料的接触栓塞104的第二导电材料栓塞108。
不同种材料的接触栓塞104包括由第一导电材料α制成的第一导电材料栓塞和由第二导电材料β制成的第二导电材料栓塞108。栓塞106，108保持通过其相应侧表面互相接触，导致栓塞106，108之间导电。第一导电材料栓塞106具有比电阻R11，以及第二导电材料栓塞108具有比电阻R10。比电阻R11，R10互相相关，以致R11＞R10。
该比电阻(ρ)也被称作电阻率或体电阻率，以及其倒数(1/p)被称为导电率，也被称为比导电率。根据本发明，将使用术语“比电阻”和“导电率”。允许电流容易流过的金属材料也允许热量被容易传递。因此，具有较大比电阻的材料具有较小的导电率和较小的导热率。第一导电材料α和第二导电材料β互相相关，以便关于它们的导电率和导热率，α＜β。
加热器电极110是由材料α制成的下电极，具有与第一导电材料栓塞106的上表面保持接触的下表面。
加热器电极110具有与由GST制成的相变层114的底面保持接触的上表面。接近加热器电极110以和相变层114横穿其互相接触的接触表面112的区域，用作发生相变的相变区。
在相变层114的上表面上布置用作电极层的上电极116。上电极116通过接触栓塞118连接到电极端子119。
具有以上结构的根据第一实施例的相变存储器件，当在该相变存储器件中写入数据时，即，当该相变存储器件被复位时，具有提高的热效率，以及具有低电阻的电路。这些优点通过不同种材料的接触栓塞104提供。
下面列出不同种材料的接触栓塞104的优选方面和它们的特点：
(1)不同种材料的接触栓塞104由第一导电材料栓塞106和第二导电材料栓塞108构成。第一导电材料栓塞106的第一导电材料α和第二导电材料栓塞108的第二导电材料β互相相关，以便关于比电阻，α＞β，以及关于导电率和导热率，α＜β。
例如，如果使用钛(Ti：2.34×106/Ω·m的导电率，以及21.9W/m·K的导热率)作为第一导电材料α，那么使用其导电率和导热率大于钛的钨(W：18.9×106/Ω·m的导电率和17.4W/m·K的导热率)作为第二导电材料β。
下面，在(2)和(3)中，将列举可以被用作第一和第二导电材料的特定材料。在(2)和(3)中列出了某些金属材料，例如，钨和钼。另外陈述，钨和钼可以被用作第一和第二导电材料。本发明不在于材料本身，但是其组合。根据本发明重要的是关于比电阻，满足关系α＞β，以及关于导电率和导热率，满足关系α＜β。
(2)第一导电材料栓塞106由第一导电材料α制成，例如，由根据导热率比导电率更重要以及减小导热率的观点选择的氮化钛(TiN)制成。第一导电材料α应该优选是与加热器电极110相同的材料或类似于加热器电极110的材料，即其主要成分与加热器电极110相同的材料。
具体地，第一导电材料α可以是包含以下金属的任意一种的材料，这些金属包括钛(Ti)、钽(Ta)、钼(Mo)、铌(Nb)、锆(Zr)或钨(W)，或该任意一种金属的氮化物或该任意一种金属的硅化物。更具体地说，第一导电材料α可以是包括氮化钛(TiN)、氮化钽(TaN)、氮化钼(MoN)、氮化铌、氮化钛硅、氮化钛铝、氮化钛硼、氮化锆硅、氮化钨硅、氮化钨硼、氮化锆铝、氮化钼硅、氮化钼铝、氮化钽硅、氮化钽铝、氮氧化钛、氮氧化钛铝、氮氧化钨、氮氧化钽、硅化钽(TaSi)、硅化钨(WSi)或硅化钼(MoSi)的材料。
(3)第二导电材料栓塞108由第二导电材料β制成，例如，由根据导电率比导热率更重要以及减小电路电阻的观点选择的钨(W)制成。
第二导电材料β优选应该是与需要低电阻的地电位栓塞100和地电位互连102相同的材料，或类似于地电位栓塞100和地电位互连102的材料，即，其主要成分由与地电位栓塞100和地电位互连102相同的材料构成。具体地，第二导电材料β可以是包括钨(W)、铝(Al)、钼(Mo)或铜(Cu)的该任意一种金属或该任意一种金属的硅化物。
(4)第一和第二导电材料α，β的主要金属材料的导电率和导热率应该优选，但不是必然，具有如下近似的数值：
第一导电材料栓塞106的主要金属材料(第一导电材料α)优选应该具有1.0×106/Ω·m数量级的导电率和10.0W/m·K数量级的导热率，以及第二导电材料栓塞108的主要金属材料(第二导电材料β)优选应该具有10.0×106/Ω·m数量级的导电率和100.0W/m·K数量级的导热率。所希望的是第一导电材料α的导电率和导热率与第二导电材料β的导电率和导热率的差异约10倍，优选超过10倍。
可以考虑用于第一和第二导电材料α，β的主要成分的候选材料的金属材料的导电率和导热率如下：导电率由C表示，以及导热率由P表示。(用于第一导电材料α的候选材料)
Ti(钛)：C＝2.34×106/Ω·m，P＝21.9W/m·K
Nb(铌)：C＝6.93×106/Ω·m，P＝53.7W/m·K
Ta(钽)：C＝7.61×106/Ω·m，P＝57.5W/m·K
Zr(锆)：C＝2.36×106/Ω·m，P＝22.7W/m·K
TiN(氮化钛)：由于金属的氮化物具有从金属带来的性能，TiN被考虑具有类似于Ti的性能。
(用于第二导电材料β的主要成分的候选材料)
Al(铝)：C＝37.7×106/Ω·m，P＝237W/m·K
Mo(钼)：C＝18.7×106/Ω·m，P＝138W/m·K
Cu(铜)：C＝59.6×106/Ω·m，P＝401W/m·K
W(钨)：C＝18.9×106/Ω·m，P＝174W/m·K
由金属材料的导电率(和薄膜比电阻)以及导热率的数值可以看到，可以是第一导电材料α的主要成分的金属材料具有1.0×106/Ω·m数量级的导电率和10.0W/m·K数量级的导热率，可以是第二导电材料β的主要成分的金属材料具有10.0×106/Ω·m数量级的导电率和100.0W/m·K数量级的导热率，第一导电材料α的导电率和导热率与第二导电材料p的导电率的差异可以约为10倍。
(5)优选的导电材料的例子是氮化钛(TiN)和钨(W)。具体地，氮化钛(TiN)薄膜可以被用作第一导电材料α，以及钨薄膜(W)可以被用作第二导电材料β。
下面将互相比较氮化钛(TiN)薄膜和钨(W)薄膜的比电阻。
如果通过CVD形成金属氮化物的薄膜，那么薄膜的比电阻取决于原材料气体而改变，以及薄膜的比电阻改变的范围也取决于原材料气体而不同。根据由本发明的发明人进行的实验，如果使用TiCl4作为原材料气体，那么TiN薄膜的比电阻可以在500×10-8/Ω·m至900×10-8/Ω·m的范围内变化。根据MOCVD工序，如果使用Ti[N(C2H5)2]4作为原材料气体，那么TiN薄膜的比电阻可以在1000×10-8/Ω·m至600×10-8/Ω·m的范围内变化。不论那一种情况，TiN薄膜的比电阻是相当大的。
本发明的发明人根据CVD工序制造钨(W)的薄膜并测量该薄膜的比电阻。该薄膜的测量比电阻是10×10-8/Ω·m。很清楚钨薄膜的比电阻小于TiN薄膜的比电阻的1/10。
(6)第二导电材料栓塞108的体积优选应该大于第一导电材料栓塞106的体积。具体地，提供第一导电材料栓塞106主要用于减小从加热器电极110传递的热辐射。第一导电材料栓塞106的电阻易于略微地增加。但是，如果由良导体制成的第二导电材料栓塞108的体积大于第一导电材料栓塞106的体积，那么不同种材料的接触栓塞104的电阻取决于第二导电材料栓塞108。因此，不同种材料的接触栓塞104的总体电阻可以足够地低，不会引起电路工作问题。
(7)第一导电材料栓塞106和第二导电材料栓塞108至少通过其相应侧表面保持互相接触。加热器电极110和第二导电材料栓塞108互相不重叠。另外陈述，第二导电材料栓塞108不直接存在于加热器电极110的下面。措词“第一和第二导电材料栓塞106，108至少通过其相应侧表面互相接触”意味着第一和第二导电材料栓塞106，108可以通过其任意表面互相接触，但是这种表面将必然包括其侧表面。
(8)各种材料104的接触包括主体X1和突出X2，主体X1主要由第二导电材料栓塞108构成，突出X2主要由第一导电材料栓塞106构成，突出X2从主体X1凸出。为了不同种材料的接触栓塞104的制造工序的利益，选择不同种材料的接触栓塞104的平面形状，该平面形状包括主体X1和突出X2。具体地，在层间绝缘膜中形成的接触孔具有包括较宽主体和较窄突出的平面形状。当在层间绝缘膜上形成第一导电材料的薄膜时，用第一导电材料完全填充较窄的突出，以制造突出X2，以及用第一导电材料不完全地填充较宽的主体，留下大的空腔。然后用第二导电材料的薄膜完全地填充该大空腔，以制造主体X1。以此方式，容易制造不同种材料的接触栓塞104。之后将参考图8至10D描述不同种材料的接触栓塞104的制造。
(第二实施例)
在第二实施例中，下面将参考图8至10D描述不同种材料的接触栓塞的平面形状、所使用的材料的例子以及不同种材料的接触栓塞(以及地电位栓塞)的制造方法。
图8示出了不同种材料的接触栓塞和地电位栓塞的平面形状以及具有那些栓塞的相变存储器件的基本截面结构的视图。在图8中，上面部分示出了不同种材料的接触栓塞和地电位栓塞的平面形状，中间部分示出了该器件沿上面部分的线A-B的的截面，以及下面部分示出了该器件沿上面部分的线A-C的截面。
地电位栓塞100和不同种材料的接触栓塞104包括各自的TiN/Ti膜217a，217b，每个具有下薄钛膜和在其上布置的氮化钛膜，由第一导电材料制成，即，为导热率而选择的材料，以及包括各自的W(钨)膜212a，212b，由第二导电材料制成，即，为导电率选择的材料。
在图8的上面部分中，TiN/Ti膜217a，217b被认为是单个膜。在图8的中间和下面部分中，TiN/Ti膜217a，217b被显示为包括各自的钛(Ti)膜216a，216b和各自的氮化钛(TiN)膜214a，214b。薄的钛(Ti)膜216a，216b用作用于保持TiN/Ti膜217a，217b与下硅衬底200良好电接触的薄膜，因为它们引起与硅衬底200硅化物反应，以提供良好的欧姆接触。因此，钛(Ti)膜216a，216b不是TiN/Ti膜217a，217b的基本薄膜。相反，氮化钛(TiN)膜214a，214b提供用作第一导电材料的要素。
如由图8的上面部分可以看到，地电位栓塞100具有圆形(椭圆形)形状。通过用TiN/Ti膜217a填充层间绝缘膜210中的接触孔的外围部分，形成地电位栓塞100，TiN/Ti膜217a包括下薄钛膜216a和其上的氮化钛膜214a，以及用W(钨)膜212a填充接触孔的中心部分。
如图7A所示，不同种材料的接触栓塞104具有由主体和突出的组合提供的L形状。之后将参考图10A至10D描述不同种材料的接触栓塞104的平面形状的特定例子。
通过用TiN/Ti膜217b填充层间绝缘膜210中的接触孔的较窄部分，以及用W(钨)膜212b填充接触孔的较宽的中心部分，形成不同种材料的接触栓塞104，TiN/Ti 217b包括下薄钛膜216b和其上的氮化钛膜214b。突出，是接触孔的填充较窄部分的一部分，具有宽度L1，以及主体，包括接触孔的填充较宽中心部分，具有宽度L2。由氮化钛(TIN)制成的加热器电极218在其远端附近被连接到该突出。
如由图8的中间部分可以看到，p-型半导体衬底200包括被STI(浅沟槽隔离)204a，204b围绕的场效应区和具有在其中布置的NMOS晶体管。NMOS晶体管包括n-型扩散层(源极层和漏极层)202a、202b，栅绝缘膜206以及栅电极(掺杂的多晶硅层)208。层间绝缘膜210具有在其中限定的接触孔，用Ti、TiN和W连续地填充，以提供地电位栓塞100和不同种材料的接触栓塞104。
如由图8的下面部分可以看到，不同种材料的接触栓塞104的突出包括钛(Ti)膜216b和氮化钛(TiN)膜214b，完全地填充层间绝缘膜210中的相应接触孔。由TiN制成的加热器电极218保持与突出接触。
图8示出了相变存储器件的基本结构的制造方法。
图9A至9D是在每个主要的工序步骤下器件的剖面图，说明图8所示的相变存储器件的基本结构的制造方法。图9A至9D的剖面图沿图8的线A-C。
如图9A所示，在p-型半导体衬底200中形成STI(浅沟槽隔离)204a，204b。器件形成区(场效应区)被STI 204a，204b围绕。然后，在半导体衬底200的表面上淀积栅绝缘膜206至7nm的厚度。然后，连续地淀积掺杂硅薄膜和硅化钨薄膜，每个具有100nm的厚度，此后形成光刻掩模。然后，通过各向异性刻蚀来刻蚀掺杂硅薄膜和硅化钨薄膜，形成栅电极208。然后，使用栅电极208作为掩模，磷(P)离子被引入半导体衬底200。然后，加热该组件，以形成n-型扩散层(源极和漏极层)202a，202b。然后，以TEOS氧化膜的形式淀积层间绝缘膜210至700nm的厚度，此后通过CMP(化学机械抛光)平整该组件。
层间绝缘膜210被构图，以形成具有圆形平面形状和200nm宽度的接触孔(开口)218，例如，用于形成地电位栓塞100，以及形成具有L-形平面形状的接触孔(参见图8，右边上的上面部分)，用于形成不同种材料的接触栓塞104。在图9A中，参考数字220表示对应于该突出的接触孔的窄沟槽。例如，沟槽220的宽度具有100nm的宽度。
然后，如图9B所示，Ti膜216被淀积至15nm的厚度，以及TiN膜214被淀积至50nm的厚度。此时，用TiN/Ti膜完全填充该窄沟槽。在较宽的接触孔218中，仅仅底部和侧表面用TiN/Ti膜覆盖。尽管未示出，但是在部分接触孔220中，仅仅用TiN/Ti膜覆盖底部和侧表面，该部分接触孔220对应于不同种材料的接触栓塞104的主体。
然后，如图9C所示，在至此形成的表面上淀积钨层(W)至约250nm的厚度。此后，如图9D所示，通过CMP连续地平整该淀积的钨层(W)和TiN/Ti膜214，216，由此形成地电位栓塞100和不同种材料的接触栓塞104。在图9D中，薄膜214a，214b共同地由217a表示，以及薄膜214b，216b由217b表示。
之后将参考图10A至10D描述不同种材料的接触栓塞104的平面形状的特定例子。
图10A至10D示出了不同种材料的接触栓塞的平面形状。图10A示出了不同种材料的P-形接触栓塞。图10B示出了不同种材料的L-形接触栓塞。图10C示出了第一突出型(T-形)接触栓塞。图10D示出了第二突出型(I-形)接触栓塞。
如图10A至10D所示，不同种材料的接触栓塞的每一个包括主体X1和突出X2。主体X1具有宽度L2以及突出X2具有宽度L1，宽度L1足够地小于宽度L2。
在图10A至10D中，用TiN/Ti膜217填充的部分用作第一导电材料栓塞，以及用钨(W)膜212填充的部分用作第二导电材料栓塞。因此，不同种材料的接触栓塞是包括通过其表面保持互相接触的第一和第二导电材料栓塞的复合接触栓塞。
(第三实施例)
在第三实施例中，下面将描述相变存储器件(相变存储器IC)的电路布置、存储单元的布局、存储单元组件的特定截面结构及其制造方法。
图11示出了根据本发明的相变存储器件(相变存储器IC)的总体电路布置的电路图。
如图11所示，相变存储器IC具有在其中心区中布置的存储单元组件。存储单元组件具有：存储单元的矩阵，每个存储单元包括用于选择元件的MOS晶体管M和根据本发明的相变存储器件(表示为等效的电阻器R)。
相变存储器IC还具有接地线G1至G3、字线WL1至WL4以及位线B1至B3。
X解码器120，121和Y解码器122，123联合地构成寻址电路。X解码器120，121激励字线WL1至WL4，以及Y解码器122，123激励位线B1至B3。
控制电路124通常控制相变存储器IC的工作。控制电路124分别提供控制信号S5至S8到X解码器120，121以及Y解码器122，123，以便分别地控制X解码器120，121和Y解码器122，123的工作。
脉冲发生电路125基于来自控制电路124的控制信号S10产生各种脉冲信号(置位、复位和读脉冲信号)S20，以及提供产生的脉冲信号S20到Y解码器122，123。
相变存储器IC还具有作为读出放大器的运算放大器A10a，A10b，以及电流-至-电压转换电阻器R10a，R10b，用于将电流I(由图11中的粗实线表示)转变为电压。基准电压Vref被施加到运算放大器A10a，A10b，运算放大器A10a，A10b输出相变存储器IC的各个检测的信号Vout1，Vout2。
图12通过例子示出了图11所示的相变存储器件IC的存储单元区中的元件和互连的布局的平面图。与图9A至9d所示部件相同的图12中的那些部件由相同的参考符号表示。
在图12中，地电位栓塞100包括TiN/Ti的第一导电材料栓塞217a以及钨(W)的第二导电材料栓塞212a。
不同种材料的接触栓塞104包括TiN/Ti的第一导电材料栓塞217b以及钨(W)的第二导电材料栓塞212b。不同种材料的接触栓塞104具有L-形平面形状(参见图10B)。
在图12中，被粗实线围绕的区域F是场效应区(器件形成区)。四个垂直互连DP贯穿存储单元区。这些垂直互连DP用作各个字线WL1至WL4及兼作MOS晶体管的栅电极的各个掺杂硅层。
用作相变层的GST膜300水平地贯穿存储单元区。加热器电极218被连接到结点区Q中的GST膜300，结点区Q中没有绝缘膜。
图13是器件沿图12的线A-A的剖面图。与图9A至9D所示部件相同的图13中的那些部件由相同的参考符号表示。
图13所示的器件结构基本上与图8，9A至9D所示的不同种材料的接触栓塞的结构相同。
具体地，不同种材料的接触栓塞104包括由钨(W)制成的第二导电材料栓塞212b和由TiN/Ti(氮化钛/钛)制成的第一导电材料栓塞217b，由TiN/Ti(氮化钛/钛)制成的第一导电材料栓塞217b用于减小来自热电极218的散热，由钨(W)制成的第二导电材料栓塞212b控制整个栓塞的导电率。Ti的加热器电极218具有与第一导电材料栓塞217b的上表面保持接触的下表面，第一导电材料栓塞217b由TiN/Ti(氮化钛/钛)制成。
第一和第二导电材料栓塞212b，217b通过其相应侧表面保持互相接触。加热器电极218和由钨(W)制成的第二导电材料栓塞212b互相不重叠。因此，在加热器电极218下面不直接存在钨(W)的第二导电材料栓塞212b。
在图13中，NMOS晶体管的栅电极包括具有100nm厚度的掺杂硅层232、具有100nm厚度的硅化钨层234以及具有100nm厚度的氮化物膜236的层叠组件，被氮化硅膜(SJ3N4)的侧壁230围绕。该结构不同于图8所示的相变存储器件的结构。
栅电极的导电材料层232，234具有用绝缘层230，236覆盖的侧面和上表面，以防止在其本身和不同种材料的接触栓塞104之间发生短路，不同种材料的接触栓塞104位于栅电极附近。
图13所示的器件包括：层叠的层间绝缘膜238，240，该层叠的层间绝缘膜238，240包括TEOS氧化膜；以及绝缘膜264，绝缘膜264包括在层间绝缘膜240上布置的氧化膜。绝缘膜264具有在其中限定的开口Q，以露出层间绝缘膜240中布置的加热器电极218的上表面。在绝缘膜264上淀积用作相变层的GST膜300。
(第四实施例)
图14通过举例示出了图11所示的相变存储器件(相变存储器IC)的存储单元区中的元件和互连的另一布局的平面图。与图12所示部件相同的图14中的那些部件由相同的参考符号表示。
在图14中，地电位栓塞100包括由TiN/Ti制成的第一导电材料栓塞217a以及由钨(W)制成的第二导电材料栓塞214a。
不同种材料的接触栓塞104包括由TiN/Ti制成的第一导电材料栓塞217b以及由钨(W)制成的第二导电材料栓塞212b。不同种材料的接触栓塞104具有P-形平面形状(参见图10A)。
在图14中，区域F是场效应区(器件形成区)。四个垂直互连DP贯穿存储单元区。这些垂直互连DP用作各个字线WL1至WL4及兼作MOS晶体管的栅电极的各个掺杂硅层。
用作相变层的GST膜300水平地贯穿该存储单元区。加热器电极218被连接到结点区Q中的GST膜300，结点区Q中没有绝缘膜。结点区Q在两个相邻的加热器电极218之间延伸，以提供宽定位余量，如之后将描述。
对应于图5中的接地线G1至G3的地电位互连260由钨(W)制成和将地电位栓塞100连接到地线。
下面将参考图15至20描述沿图14的线A-A的器件的截面结构的制造方法。图15至20是在主要制造步骤的每一个下的剖面图，说明沿图14的线A-A的器件的截面结构的制造方法。图21是沿图14的线B-B的器件的剖面图。
(1)步骤1(图15)：
如图15所示，在p-型半导体衬底200中形成STI(浅沟槽隔离)204。器件形成区(场效应区)被STI 204围绕。然后，连续地淀积掺杂硅的薄膜232和由硅化钨制成的薄膜234，每个具有100nm的厚度，此后淀积氮化物膜236。然后，形成光刻掩模。然后，通过各向异性刻蚀，连续地刻蚀氮化物膜236、硅化钨的薄膜234以及掺杂硅膜232。
然后，在半导体衬底的整个表面上形成氮化硅膜，以及通过各向异性刻蚀如RIE(反应离子刻蚀)形成侧壁230。然后，有选择地除去n-型扩散层(源极和漏极层)上的栅氧化膜206，由此形成接触区。在相对于作为栅电极的最上层的氮化物膜236保持选择比的选择条件下，执行各向异性刻蚀。在图11所示的电路中，因此制造的MOS晶体管的栅极用作字线DP(WL1至WL4)。
(2)步骤2(图16)：
如图16所示，以TEOS氧化膜的形式淀积层间绝缘膜238至700nm的厚度，然后通过CMP平整。然后，层间绝缘膜238被构图，以形成具有圆形平面形状和200nm直径的接触孔(开口)239b，例如，用于形成地电位栓塞100，以及具有P-形平面形状(参见图14，10A)的接触孔239a，用于形成不同种材料的接触栓塞104。在图16中，参考数字239a表示对应于该突出的接触孔的窄沟槽。沟槽239a的宽度具有100nm的宽度，例如。
(3)步骤3(图17)：
通过图9b至9D所示的步骤制造图17所示的器件结构。首先，形成TiN/Ti膜，包括具有15nm厚度的TiN膜和具有50nm厚度的Ti膜。此时，用该TiN/Ti膜完全地填充沟槽239a。在较宽的接触孔239b中，仅仅底部和侧表面用TiN/Ti膜覆盖。然后，钨(W)膜被淀积至约250nm的厚度。此后，钨(W)膜和TiN/TN膜被连续地平整。以此方式，制造包括第一导电材料栓塞217a和第二导电材料212a的地电位栓塞100，包括第一导电材料栓塞217b和第二导电材料栓塞212b的不同种材料的接触栓塞104。
然后，在包括第一导电材料栓塞217a和第二导电材料栓塞212a的地电位栓塞100上形成地电位互连(地线互连)260。
(4)步骤4(图18)：
在图18中，形成层间绝缘膜，例如，HDP(高密度等离子体)氧化膜262。然后，在层间绝缘膜262中形成具有60nm宽度的接触孔，该接触孔将用加热器电极填充。然后，通过CVD淀积氮化钛(TiN)膜，以及然后通过CMP平整，由此形成加热器电极218。
通过塑性CVD，在层间绝缘膜262上淀积氧化膜264，然后构图，以形成没有绝缘膜264的结点区Q。
应当注意，每个结点区Q在两个相邻的加热器电极218之间延伸。结点区在两个相邻加热器电极之间延伸必然导致形成细长的开口图形。形成这种细长的开口图形，即，连续地制造延伸电极层和绝缘膜，比如果形成单个圆形开口图形，即，具有足够小以仅仅露出加热器电极的上表面区域的图形的更容易。具体地，如果形成单个圆形开口图形，然后当开口图形和加热器电极互相严重错位时，加热器电极的上表面将不被露出的概率，即，将发生接触故障，往往是高的。另一方面，如果形成单个细长开口图形，然后即使当开口图形和加热器电极在开口图形的纵向，严重错位时，由于该开口横向地延伸，加热器电极的上表面将不被露出，即，将发生接触故障的概率势必是低的。因此，当形成开口图形时，大的掩模定位余量是可用的，因而可以容易形成开口图形。
(5)步骤5(图19)：
在图19中，在淀积钛(Ti)膜266作为接近的接触层至约1nm厚度之后，形成作为相变层的GST膜300，然后在GST膜300上淀积由钨(W)制成的上电极层268至50nm的厚度。
(6)步骤(6)(图20)：
在图20中，形成层间绝缘膜270，以及在层间绝缘膜270中形成接触孔。在该接触孔中淀积接触栓塞272，然后在至此形成的表面上淀积由钨(W)制成的层274并构图。由钨制成的层274将提供图11所示的电路布置中的位线B1至B3。
以此方式，完成具有不同种材料的接触栓塞的相变存储器件(相变存储器IC)。
图21是沿图14的线B-B的器件剖面图。
图21示出了，在沿线B-B的截面中，四个NMOS晶体管、不同材料的四个接触栓塞，每个包括与常规技术一样用作金属阻挡层的钨层212b和TiN/Ti膜217b，以及地线互连260。上截面结构仅仅包括层间绝缘膜238，262。
(第五实施例)
图22通过举例示出了图11所示的相变存储器件(相变存储器IC)的存储单元区中的元件和互连的再一布局的平面图。与图12所示部件相同的图22中的那些部件由相同的参考符号表示。
在图22中，在一个场效应区F中布置两个地电位栓塞100a，100b，和提供与各个地电位栓塞100a，100b结合的两个地电位互连(地线互连)250a，250b。
地电位栓塞100a，100b的每一个包括由TiN/Ti制成的第一导电材料栓塞217a和由钨(W)制成的第二导电材料栓塞214a。
在图22中，在一个场效应区F中提供不同种材料的突出型接触栓塞104a，104b，该突出型接触栓塞104a，104b是T-形，如图10C所示。不同种材料的接触栓塞104a，104b的每一个包括由TiN/Ti制成的第一导电材料栓塞217b和由钨(W)制成的第二导电材料栓塞212b。
由于两个地电位栓塞100a，100b可以互相靠近置位，电子电路的接地线的寄生电阻被减小，导致稳定的电路工作。
(第六优选实施例)
图23示出了根据本发明的相变存储器件的另一截面结构的剖面图，其中接触电极被保持与NMOS晶体管的源极-漏极层接触，以及不同种材料的接触栓塞保持与接触电极接触。与前一图所示部件相同的图23中的那些部件由相同的参考符号表示。
在图23中，布置NMOS晶体管的区域、布置加热器电极218的区域以及加热器电极218上面的区域与先前的实施例中那些区域相同。
但是，接触电极283保持与NMOS晶体管的源极-漏极层202接触，以及不同种材料的接触栓塞保持与接触电极283接触，每个接触栓塞包括TiN/Ti膜217a，217b。在图23中，参考符号280，282，284，290表示层间绝缘膜，以及参考符号260表示地电位互连(地线互连)。
上面已经描述了本发明的优选实施例。但是，本发明不局限于说明的实施例，而是在不脱离本发明的范围的条件下，可以进行各种改变和改进。
例如，存储单元的MOS晶体管可以用诸如双极性晶体管、结型二极管、肖特基势垒二极管等等的各种开关元件代替。相变层可以由除硫族化物半导体之外的材料制成。相变存储器IC可以具有图4所示的电路布置，其中不输入不同波形的脉冲，但是不同尺寸的晶体管被有选择地导通，以拉动电流。
根据本发明，如上所述，使用的不同种材料的接触栓塞包括第一导电材料栓塞和第二导电材料栓塞，第一导电材料栓塞由具有低导热率的材料制成，被保持与加热器电极接触，以及第二导电材料栓塞由具有低电阻的材料制成，保持与导电层接触。不同种材料的接触对于减小加热器电极附近的热辐射是有效的，即，当在相变存储器件中写入数据时，特别当相变存储器件被复位时，提高热效率，以及减小电路的电阻。
由于加热器电极与第二导电材料栓塞不重叠，通过加热器电极传递的热量被传递到第一导电材料栓塞，而不是被直接传递到其下的第二导电材料栓塞。
与加热器电极保持接触的部分由具有低导热率的材料制成，用于减小热辐射。因此，其他电极和互连可以由低导电率的金属材料制成，如由基于硅的LSI电路中使用的钨(W)或铝(Al)或铜(Cu)制成。由此，可以获得被使用的材料的更大选择，使之可以制造大规模相变存储器件。
通过改变用来在层间绝缘膜中形成接触孔，形成诸如P形接触孔的接触孔、L-形接触孔或T-形接触类型的掩模图形，可以容易地制造不同种材料的接触栓塞，具有较宽的主体和较窄的突出，以及用淀积至调整厚度的不同材料连续地填充该接触孔。不同种材料的接触栓塞可以被容易地制造，允许相变存储器件被批量制造。
但是，如果具有良好导电性的第二导电材料栓塞的体积大于第一导电材料栓塞的体积，那么不同种材料的接触栓塞的电阻取决于第二导电材料栓塞。因此，不同种材料的接触栓塞的总体电阻可以足够地低，使得没有电路工作问题。
第一导电材料栓塞可以由与加热器电极的材料类似或相同的材料制成，以及第二导电材料栓塞可以由与地电位互连和电极的材料类似或相同的材料制成。因此，可以进行本发明，没有引起制造工序上的大负担。
第一和第二导电材料栓塞的材料的比电阻，即，第一和第二导电材料互相差10倍以上是合符需要的。该差异主要通过使用TiN(氮化钛)作为第一导电材料和使用W(钨)作为第二导电材料来实现。在选择材料中没有问题产生。
此外，根据本发明，根据接触孔填充技术，如CVD等等，通过调整平面图形的宽度和接触孔的沟槽以及通过调整第一和第二导电材料的薄膜的薄膜厚度，可以容易地形成不同种材料的接触栓塞。
根据本发明，可以制造大规模相变存储器件，即，具有用于选择存储单元的开关元件、不同种材料的接触栓塞、加热器电极以及电极端子的相变存储器IC，同时满足使用一般制造技术减小散热和减小电阻的矛盾需求，即，不使用特殊的制造工艺。
通过公共制造工序，可以同时制造不同种材料的接触栓塞和地电位栓塞。因此，可以减小制造步骤的数目。
栅电极的导电材料层(掺杂硅层，等)的上和侧表面覆有电绝缘膜，以防止栅电极和不同种材料的接触栓塞之间短路。
根据本发明，实现良好电性能和良好热性能的相变存储器件，以及获得了可用于制造电极和互连的材料的更大选择，使之可以制造大规模相变存储器件。
根据本发明，通过使用不同种材料的接触栓塞，以及可用于制造电极和互连的材料的更大选择，对于该相变存储器件，实现良好的电性能和良好的热性能，使之可以制造大规模相变存储器件。因此，本发明对于使用硫族化物相变膜提供相变存储器件(相变存储器IC)、不同种材料的接触栓塞的制造方法以及相变存储器件的制造方法是有用的。

Claims (20)

1.一种相变存储器件，包括：
相变层；
具有与所述相变层保持接触的一端的加热器电极；
不同种材料的接触栓塞，具有由第一导电材料制成并与所述加热器电极的另一端保持接触的第一导电材料栓塞，以及由具有小于所述第一导电材料的比电阻的第二导电材料构成的第二导电材料栓塞，所述第一导电材料栓塞和所述第二导电材料栓塞至少通过其相应侧表面保持互相接触，所述加热器电极和所述第二导电材料栓塞互相不是重叠关系；以及
电连接到所述第二导电材料栓塞的导电层。
2.根据权利要求1的相变存储器件，其中具有平面形状的所述不同种材料的接触栓塞包括：
由所述第二导电材料栓塞构成的较宽主体；以及
从所述主体凸出并比所述主体更窄的突出，所述突出由所述第一导电材料制成，所述加热器电极被连接到所述突出。
3.根据权利要求2的相变存储器件，其中所述不同种材料的接触栓塞的所述平面形状是P-形、L-形或T-形。
4.根据权利要求1的相变存储器件，其中所述第二导电材料栓塞的体积比所述第一导电材料栓塞的体积更大。
5.根据权利要求1的相变存储器件，其中所述第一导电材料栓塞的所述第一导电材料包括是所述加热器元件的主要成分的金属材料，以及所述第二导电材料栓塞包括是所述相变存储器件的地电位电极或互连的主要成分的金属材料。
6.根据权利要求1的相变存储器件，其中所述第一导电材料栓塞的所述第一导电材料包括与所述加热器元件的金属材料相同的金属材料，以及所述第二导电材料栓塞包括是所述相变存储器件的地电位电极或互连的主要成分的金属材料。
7.根据权利要求1的相变存储器件，其中所述第一导电材料栓塞的所述第一导电材料包括一金属或该金属的氮化物，或该金属的硅化物，该金属是钛(Ti)、钽(Ta)、钼(Mo)、铌(Nb)、锆(Zr)或钨(W)的任意一种。
8.根据权利要求1的相变存储器件，其中所述第一导电材料栓塞的所述第一导电材料包括氮化钛(TiN)、氮化钽(TaN)、氮化钼(MoN)、氮化铌、氮化钛硅、氮化钛铝、氮化钛硼、氮化锆硅、氮化钨硅、氮化钨硼、氮化锆铝、氮化钼硅、氮化钼铝、氮化钽硅、氮化钽铝、氮氧化钛、氮氧化钛铝、氮氧化钨、氮氧化钽、硅化钽(TaSi)、硅化钨(WSi)或硅化钼(MoSi)。
9.根据权利要求1的相变存储器件，其中所述第二导电材料栓塞的所述第二导电材料包括一金属或该金属的硅化物，该金属是钨(Ti)、铝(Al)、钼(Mo)或铜(Cu)的任意一种。
10.根据权利要求1的相变存储器件，其中所述第一导电材料栓塞的所述第一导电材料的比电阻至少是所述第二导电材料栓塞的所述第二导电材料的比电阻10倍。
11.根据权利要求1的相变存储器件，其中所述第一导电材料栓塞包括通过在由层间绝缘膜中限定的接触孔的内部和下表面上布置的钛(Ti)制成的薄膜上淀积氮化钛(TiN)形成的栓塞，以及所述第二导电材料栓塞包括在淀积所述氮化钛(TiN)之后剩下的空腔中淀积钨(W)形成的栓塞。
12.根据权利要求1的相变存储器件，还包括：
用于选择存储单元的开关元件；以及
用于连接地电位到所述开关元件的一个电极的地电位连接栓塞；
所述开关元件的所述一个电极通过所述地电位连接栓塞被连接到地电位，以及所述开关元件的另一电极被电连接到所述不同种材料的接触栓塞的所述第二导电材料栓塞。
13.根据权利要求12的相变存储器件，其中所述地电位连接栓塞包括作为所述不同种材料的接触栓塞的第一导电材料栓塞和第二导电材料栓塞。
14.一种相变存储器件，包括：
用于选择存储单元的开关元件，所述开关元件被布置在半导体衬底中或半导体衬底上；
具有第一导电材料栓塞和第二导电材料栓塞的不同种材料的接触栓塞，第二导电材料栓塞的导电率和导热率大于所述第一导电材料栓塞，所述第一导电材料栓塞和所述第二导电材料栓塞至少通过其相应侧表面保持互相接触；
连接到所述第一导电材料栓塞的加热器电极，所述加热器电极和所述第二导电材料栓塞互相没有重叠关系；
连接到所述加热器电极的相变层；以及
连接到所述相变层的电极层。
15.根据权利要求1的相变存储器件，其中所述相变层包括硫族化物半导体层。
16.根据权利要求14的相变存储器件，其中所述相变层包括硫族化物半导体层。
17.一种根据权利要求1的相变存储器件的不同种材料的接触栓塞的制造方法，包括以下步骤：
有选择地构图布置在半导体衬底上的部分层间绝缘膜，以形成具有平面形状的接触孔，包括较宽的主体和从主体凸出并比所述主体更窄的突出；
用所述第一导电材料填充所述接触孔，以在仅仅所述突出被完全地填充的条件下形成所述第一导电材料栓塞；以及
用所述第二导电材料完全地填充所述接触孔的所述主体，以形成所述第二导电材料栓塞。
18.根据权利要求1的相变存储器件的制造方法，包括以下步骤：
在半导体衬底中或在半导体衬底上形成用于选择存储单元的开关元件；
通过根据权利要求17的不同种材料的接触栓塞的制造方法，形成所述不同种材料的接触栓塞，以便所述第二导电材料栓塞与所述开关元件的一个电极保持电接触；
形成所述加热器电极，以便所述加热器电极具有与所述第一导电材料栓塞的上表面保持接触的下表面；
形成所述相变层，以便所述相变层具有与所述加热器电极的上表面保持接触的下表面；以及
形成连接到所述相变层的上表面的至少一部分的电极层。
19.根据权利要求18的相变存储器件的制造方法，其中形成所述不同种材料的接触栓塞的所述步骤包括，当形成所述不同种材料的接触栓塞时，形成地电位栓塞的步骤，该地电位栓塞用于保持所述开关元件的另一电极处于地电位。
20.根据权利要求18的相变存储器件的制造方法，其中所述开关元件包括绝缘-栅场效应晶体管，以及当形成所述绝缘-栅场效应晶体管的栅电极时，在所述栅电极的导电材料层的上和侧表面上形成电绝缘层。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102290428A (zh) * 2010-06-15 2011-12-21 旺宏电子股份有限公司 一种存储装置及其制作方法
CN103794224A (zh) * 2014-01-27 2014-05-14 华中科技大学 一种基于相变磁性材料的非易失性逻辑器件及逻辑操作方法
CN105405971A (zh) * 2015-12-04 2016-03-16 宁波时代全芯科技有限公司 相变化记忆体及其制造方法
CN110635031A (zh) * 2019-09-24 2019-12-31 华中科技大学 用于纳米级相变存储器单元的水平电极配置结构
CN110783455A (zh) * 2019-09-24 2020-02-11 华中科技大学 纳米级相变存储器单元水平电极配置结构的制造使用方法
CN113337230A (zh) * 2021-05-11 2021-09-03 广东创辉鑫材科技股份有限公司 一种金属基板的高导热半固化胶膜及其制备方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4860249B2 (ja) * 2005-11-26 2012-01-25 エルピーダメモリ株式会社 相変化メモリ装置および相変化メモリ装置の製造方法
US20080164453A1 (en) 2007-01-07 2008-07-10 Breitwisch Matthew J Uniform critical dimension size pore for pcram application
KR100960927B1 (ko) * 2007-03-30 2010-06-04 주식회사 하이닉스반도체 상변환 기억 소자 및 그 제조방법
US7977661B2 (en) * 2007-06-07 2011-07-12 Qimonda Ag Memory having shared storage material
US8410607B2 (en) * 2007-06-15 2013-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structures
JP5579362B2 (ja) 2007-10-19 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 縦型相変化メモリ装置の製造方法
JP4636133B2 (ja) * 2008-07-22 2011-02-23 東京エレクトロン株式会社 窒化チタン膜の改質方法及び改質装置
US7754522B2 (en) * 2008-08-06 2010-07-13 Micron Technology, Inc. Phase change memory structures and methods
KR100973279B1 (ko) * 2008-09-05 2010-08-02 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
KR100973278B1 (ko) * 2008-09-05 2010-08-02 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
JP5317742B2 (ja) * 2009-02-06 2013-10-16 株式会社東芝 半導体装置
US8686394B2 (en) 2012-07-18 2014-04-01 Micron Technology, Inc. Semiconductor constructions and memory arrays
US8853665B2 (en) 2012-07-18 2014-10-07 Micron Technology, Inc. Semiconductor constructions, memory cells, memory arrays and methods of forming memory cells
US9166159B2 (en) 2013-05-23 2015-10-20 Micron Technology, Inc. Semiconductor constructions and methods of forming memory cells
WO2017105447A1 (en) * 2015-12-16 2017-06-22 Intel Corporation Methods and apparatuses to provide ordered porosity
KR20180106021A (ko) * 2017-03-17 2018-10-01 에스케이하이닉스 주식회사 반도체 메모리를 포함하는 전자 장치
US10943822B2 (en) * 2018-03-15 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Forming gate line-end of semiconductor structures
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1171920B1 (en) * 1999-03-25 2006-11-29 OVONYX Inc. Electrically programmable memory element with improved contacts
US6670628B2 (en) 2002-04-04 2003-12-30 Hewlett-Packard Company, L.P. Low heat loss and small contact area composite electrode for a phase change media memory device
JP2005536071A (ja) * 2002-08-21 2005-11-24 オヴォニクス，インコーポレイテッド プログラム可能デバイスに原子層堆積法を利用する方法及び装置
US7049623B2 (en) * 2002-12-13 2006-05-23 Ovonyx, Inc. Vertical elevated pore phase change memory
JP4634014B2 (ja) * 2003-05-22 2011-02-16 株式会社日立製作所 半導体記憶装置
KR100623181B1 (ko) * 2004-08-23 2006-09-19 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102290428A (zh) * 2010-06-15 2011-12-21 旺宏电子股份有限公司 一种存储装置及其制作方法
CN103794224A (zh) * 2014-01-27 2014-05-14 华中科技大学 一种基于相变磁性材料的非易失性逻辑器件及逻辑操作方法
CN103794224B (zh) * 2014-01-27 2017-01-11 华中科技大学 一种基于相变磁性材料的非易失性逻辑器件及逻辑操作方法
CN105405971A (zh) * 2015-12-04 2016-03-16 宁波时代全芯科技有限公司 相变化记忆体及其制造方法
CN105405971B (zh) * 2015-12-04 2018-02-06 江苏时代全芯存储科技有限公司 相变化记忆体及其制造方法
CN110635031A (zh) * 2019-09-24 2019-12-31 华中科技大学 用于纳米级相变存储器单元的水平电极配置结构
CN110783455A (zh) * 2019-09-24 2020-02-11 华中科技大学 纳米级相变存储器单元水平电极配置结构的制造使用方法
CN113337230A (zh) * 2021-05-11 2021-09-03 广东创辉鑫材科技股份有限公司 一种金属基板的高导热半固化胶膜及其制备方法

Also Published As

Publication number Publication date
CN1983615B (zh) 2010-12-08
TWI353039B (en) 2011-11-21
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US7368802B2 (en) 2008-05-06
TW200735282A (en) 2007-09-16
JP4860248B2 (ja) 2012-01-25
JP2007149899A (ja) 2007-06-14

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