CN1979787A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明的一些示范性实施例包括用于半导体结构的方法和半导体结构，该结构包括：包括源/漏区、栅介质、栅极、沟道区的MOS晶体管；碳掺杂SiGe区，其将应力施加在沟道区上，从而在随后的热处理之后碳掺杂SiGe区保持在沟道区上的应力/应变。

Description

半导体器件及其形成方法
相关申请的交叉引用
本专利申请是正规专利申请(非临时的)，其依据35 U.S.C.199(e)要求至少以下US临时专利申请的优先权：
SN 60/732,354、申请日为2005年10月31日、名称为在用于器件应用的SiGe外延期间通过原位C掺杂控制注入损伤、第一发明人为Jin Ping Liu，Singapore SG，atty docket ICIS-0165-PSP，确认号码为：5534的申请；在此出于各种目的通过参考将其并入本申请。
背景技术
1)本发明的领域
本发明的一些示范性实施例涉及具有晶格失配区的半导体器件及其制造方法，尤其涉及一种应变沟道(strained-channel)晶体管结构及其制造方法，更特别地，涉及包括碳掺杂SiGe层的应变沟道晶体管结构以及其制造方法。
2)现有技术的描述
在过去几十年中，金属氧化物半导体场效应晶体管(MOSFET)的尺寸缩小、包括栅长度和栅氧厚度的缩小已经使集成电路的速度性能、密度和每单位功能的成本持续得到提高。
为了进一步提高晶体管的性能，可将应力/应变引入到晶体管沟道中，从而除了器件尺寸之外，还改善载流子迁移率以提高晶体管性能。存在将应变引入到晶体管沟道区中的几种已有方式。
US6844227：半导体器件及其制造方法-发明人：Kubo，Minoru；Mie，Japan
US20040262694A1：在邻近于MDD的凹槽中含有碳掺杂的硅、以在沟道中产生应变的晶体管器件，发明人：Chidambaram，PR
US6190975：形成具有硅锗碳化合物半导体层的HCMOS器件的方法，发明人：Kubo，Minoru；Mie，Japan
US6576535：用于高速CB-CMOS的碳掺杂外延层，发明人：Drobny，Vladimir F；
US6,190,975和US20020011617A1：半导体器件及其制造方法，发明人：KUBO，MINORU；MIE，Japan
US20050035369A1：利用应变沟道晶体管形成集成电路的结构和方法，发明人：Lin，Chun-Chieh；Hsin-Chu，Taiwan。
然而，需要根据这些方法进行改进。
发明内容
本发明的一些示范性实施例包括半导体结构，其包括：
衬底上的MOS晶体管，该MOS晶体管包括源/漏区，栅介质，栅极，沟道区；
碳掺杂SiGe区，其将应力施加在沟道区上，从而在随后的热处理期间碳掺杂SiGe区将应力保持在沟道区上。
用于形成半导体器件的第一示范性方法实施例包括步骤：
在衬底上方提供栅；
在衬底中与栅相邻地蚀刻S/D凹槽；
用碳掺杂SiGe层至少部分填充S/D凹槽；
至少部分在碳掺杂SiGe层中形成大致与栅相邻的源和漏区；
从而碳掺杂SiGe层将单轴向应变施于栅下方的沟道区上。
用于形成半导体器件的第二示范性方法实施例包括步骤：
在衬底上方提供栅介电层和栅；衬底包括硅；
在衬底中与栅相邻地蚀刻S/D凹槽；
用碳掺杂SiGe层部分填充S/D凹槽；
在碳掺杂SiGe层上方形成顶部S/D含Si层；
至少部分在顶部S/D含Si层中形成源和漏区，从而碳掺杂SiGe层将单轴向应变施于栅下方的沟道区上。
用于形成半导体器件的第三示范性方法实施例包括步骤：
在衬底上方形成碳掺杂SiGe层；该衬底包括硅；
在碳掺杂SiGe层上方形成顶部硅层；
在顶部硅层上方形成栅介质层、栅；
在衬底中与栅相邻地蚀刻S/D凹槽；
用含硅层至少部分填充S/D凹槽；
在至少部分含硅层中形成源和漏区；
从而碳掺杂SiGe层将单轴向应变施于栅下方的沟道区上。
用于形成半导体器件的第四示范性方法实施例包括步骤：
在衬底上方形成中心碳掺杂SiGe层；该衬底包括硅；
在中心碳掺杂SiGe层上方形成顶部硅层；
在顶部硅层上方形成栅介质层和栅极；
在衬底中与栅相邻地蚀刻S/D凹槽；以及
用S/D碳掺杂SiGe层至少部分填充S/D凹槽。
至少部分在S/D碳掺杂SiGe层中与栅相邻地形成源和漏区。
所有示范性实施例的一方面是其中中心碳掺杂SiGe层具有在68.8％至84.9％之间的Si原子％；
在15至30％之间的Ge原子％；
在0.1至0.2％之间的C原子％。
所有示范性实施例的一方面是中心碳掺杂SiGe层具有可在约1E19至1E20原子/cc之间的C浓度。
所有示范性实施例的一方面还包括：在形成碳掺杂SiGe层之后，在超过400℃的温度下对衬底进行退火。
实施例的主要优点在于，在大高400℃的热处理之后且尤其在高于900℃的热处理之后，SiGeC应激区(stressor region)将其应力保持在沟道区上。
上述和下述的优点和特征代表实施例，且其并不详尽和/或排他。描述它们其仅帮助理解本发明。应当理解，其并不代表由权利要求所限定的所有本发明，不应认为是对如由权利要求所限定的本发明的范围进行限制，或者对权利要求等价物进行限定。例如，这些优点中的一些可能相互矛盾，因为其不能同时出现在单个实施例中。相似地，一些优点可应用于本发明的一个方面，但不可应用于其它方面。而且，所要求的发明的一些方面在此没有讨论。然而，除非为了空间和减少重复的目的，相对于未在此讨论的那些，关于在此讨论的那些不再进行推论。由此，在确定等价物方面将不认为特征和优点的该说明是决定性的。根据附图和权利要求书，本发明其它的特征和优点在以下描述中将变得明显。
附图说明
根据以下描述，结合附图，将更清楚地理解根据本发明的半导体器件的特征和优点以及根据本发明制造这种半导体器件的进一步工艺细节，附图中，相同的参考标号表示相似或相应的元素、区域和部分，附图中：
图1A至1E是示出根据本发明第一示范性实施例半导体器件的结构和制造方法的截面图。
图2A至2E是示出根据本发明第二示范性实施例的半导体器件制造方法的截面图。
图3A至3F是示出根据本发明第三示范性实施例的半导体器件制造方法的截面图。
图4A至4B是示出根据本发明第四示范性实施例的半导体器件制造方法的截面图。
图5A示出了a)在生长时，c)在B注入和高温退火之后，没有C原位掺杂(控制单元)的SiGe层的摇摆曲线；在b)生长时，和d)在B注入和高温退火之后，具有C原位掺杂(本发明)的SiGe层的摇摆曲线。
图5B包含在a)/c)不具有和b)/d)具有C原位掺杂(发明的单元)的，在B注入和高温退火之后的SiGe层TEM图像的截面/平面图。
图5C包含在a)不具有和b)具有C原位掺杂(本发明的单元)的，在As注入和高温退火之后的SiGe层TEM图像的截面图。
图6A是示出包括示范性实施例的C掺杂SiGe层的试验结果的表格。
图6B是包括示范性实施例的C掺杂SiGe层的某些试验结果的图表。
具体实施方式
概述
本发明的非限制性示范实施例形成碳掺杂SiGe应激层(SiGeC)，其在离子注入和/或热循环之后保持其应变。碳掺杂SiGe应激层可用在MOS晶体管中以将应力施于MOS沟道区上，从而提高晶体管性能。实施例的碳掺杂SiGe应激层(SiGeC)也可降低相邻、附近或交叠掺杂区的离子注入损伤。优选地，使用外延工艺形成碳掺杂SiGe应激层。SiGeC区可将单轴向应变施于MOS沟道区上。一些示范性实施例的要点在于即使在随后的如超过400℃尤其是超过900℃的热循环之后，SiGe层中的C也能使SiGeC层保持衬底上的应力。本发明人已经发现SiGe在热循环/退火之后损失了其应力。即使在400℃和1300℃之间、更优选在900和1090℃之间、再优选地在超过900℃的温度下退火，实施例中的碳掺杂SiGe应激层中的C仍有助于SiGeC层保持应力。
以下描述四个示范性实施例。
术语
SiGeC意思是碳掺杂硅锗(例如，Si1-x-yGexCy)(硅锗碳合金)。
结深或掺杂区深度-限定为从n和p浓度大致相等的衬底表面开始的深度。概略地，相等的结(drawn junction)表示n型和p型掺杂剂相等的边界。这些可通过调整不同注入能量、剂量和种的类型中任一种的注入曲线(implant profile)来调整。总之，在图中，掺杂区的结深对应于约1E17原子/cc的掺杂剂浓度。
SDE-源漏延伸
I.第一实施例，SiGeC区中具有S/D区的PMOS FET-图1D
示范性实施例包括具有一个或多个掺杂源/漏区的PMOS晶体管，该一个或多个掺杂源/漏区至少部分由SiGeC区构成。SiGeC区可有效地将单轴向压缩应变施于PMOS沟道上。
在图1D中示出了第一示范性实施例。
图1D示出了在衬底10中与PMOS晶体管50P的栅结构20、22相邻的具有碳掺杂SiGe区36的衬底。PMOS晶体管50P可包括栅介质、栅、间隙壁、源/漏(S/D)区和源漏延伸(SDE)区。晶体管可进一步包括其它元素如大角度晕环(Halo)或袋状注入(未示出)。
图1C示出了可将源/漏区40全部形成在碳掺杂SiGe区36中。源/漏区40可通过在衬底中注入p掺杂剂如B或BF2来形成。注入可产生射程末端缺陷(EOR缺陷)或其它缺陷44，如图1C中所示。
SiGeC层36优选大致具有以下浓度：
Si原子％在68.8％和84.9％之间(tgt＝74.85)
Ge原子％在15和30％之间(target＝25％)
C原子％在0.1和0.2％之间(target＝0.15％)
在另一测量单元中，C浓度可大致在1E19和1E20原子/cc之间。
在所有实施例中，SiGeC层可具有这些浓度和浓度曲线(例如PMOS和NMOS)。
SiGeC层36可具有大致恒定的C浓度，或可具有随着深度在约0.1和0.1之间变化的C浓度。
碳掺杂SiGe层优选地通过选择性外延工艺如LPCVD工艺形成。
SiGe区减少来自S/D离子注入(I/I)和任一其它注入如大角度晕环注入或袋状注入(未示出)的缺陷。
A.第一实施例-示范性方法-C掺杂SiGe S/D填充区
用于第一示范性实施例的非限制性示范方法在图1A至1E中示出。应当理解，存在可选方法以形成第一示范性实施例且该实例不限制该实施例。
图1A
图1A示出了衬底10上方的栅结构20、22、24的截面图。在该非限制性实例中，Tx是PMOS 50P。
栅结构可包括栅介质20、栅极22和间隙壁24。MOS晶体管50P可包括栅结构20、22、24、衬底10中的在栅极22和栅介质20下方的沟道区。
衬底10可以是硅或SOI衬底。上部衬底表面优选由Si构成并可具有(100)、(110)或(111)晶向或其它晶向，并优选为(100)晶向。
绝缘区18可形成于衬底中，并能够将PMOS区11和NMOS区12分开(见图1E)。
在形成间隙壁24之前，可在衬底中与栅相邻地形成LDD区(或SDE)26。
在衬底10中与栅结构相邻地蚀刻S/D沟槽30。可使用沟槽抗蚀剂掩模28和栅结构以及绝缘区作为蚀刻掩模。在形成沟槽之后移除抗蚀剂掩模。沟槽可具有700至2000埃之间的深度。
图1B
如图B1中所示，形成至少部分填充S/D凹槽/沟槽30的SiGeC层36。SiGeC层36优选通过可以至少填充S/D凹槽/沟槽30的选择性外延工艺形成。
图1C
如图1C中所示，优选地注入掺杂剂离子以形成源和漏(S/D)区40。对于该PMOS实例，离子是p型的如B或BF2。
S/D注入可在S/D区40的底部和下方附近形成射程末端(EOR)缺陷(和其它缺陷)44。
优选地SiGeC区36的S/D注入具有至少2.0至3.0Rp(注入范围(proiected range))的较低深度。该深度有助于确保缺陷44几乎都包含在可减小缺陷的SiGeC区36中。
图1D
图1D示出了在退火之后的结构。缺陷可通过SiGeC层36来减小。尤其可通过SiGeC层中的C来减小该缺陷。SiGeC层优选地将单轴向收缩应变(C)施于沟道区上。
在所有热处理之后，SiGeC层优选地具有在源和漏区底部下方的深度，并优选地源和漏区基本上包含在SiGeC层36中。
即使在400℃至1300℃之间和更优选在900和1090℃之间的温度下退火，在SiGeC层中实施例的碳(C)也会有助于SiGeC层保持应力。
图1E
图1E示出了形成于衬底上的PMOS TX 50P和NMOS Tx 50N的截面图。SiGeC层36仅形成在PMOS区11中。SiGeC区36将收缩应力施于PMOS沟道上，从而改善PMOS性能。在PMOS区12中的S/D凹槽蚀刻期间可将NMOS区12掩蔽。
NMOS Tx 50N可包括：栅介质20N、栅22N、间隙壁24N、LDD区26N、大角度晕环区78N、S/D区40N和P阱14。
优选地，在所有退火之后(最终产品阶段)，SiGeC区36具有一深度，该深度比源和漏区40(从顶部SiGeC表面测量)的最终总深度深至少1％并更优选地为至少10％更优选地比源和漏区40(从顶部SiGeC表面测量)的最终总深度深10％至20％之间。
B.单轴向应变
在一些实施例中，由于SiGeC区设置成仅在从源到漏的方向上与栅相邻(不沿着沟道长度)，因此SiGeC区有效地将单轴向应力施加在沟道上。
例如，在图1D中示出的该实施例中，SiGeC层36将收缩应力/应变(C)施于栅22下方的PMOS沟道区上，由此改善空穴迁移率以及PMOS晶体管性能。由于SiGe的晶格常数比Si的大，因此两个SiGe源/漏之间的沟道区置于收缩应力(C)下。
II.第二示范性实施例-在S/D凹槽中的SiGeC和顶部Si层
第二示范性实施例包括具有在源/漏(S/D)区下方并与其分离的SiGeC区的NMOS晶体管。SiGeC区至少将拉伸应变施于NMOS沟道上。S/D区优选地基本上在SiGeC区上方的含硅层中。
参照图2E，SiGeC区237N形成于与NMOS栅结构20N、22N相邻的S/D凹槽230N(见图2C)中。
顶部S/D硅层238N形成于SiGeC区237N上方。硅层基本上包括硅。硅层可掺杂有N型掺杂剂或不掺杂。
S/D区240N至少部分地形成在硅层238N中并可以至少部分地形成在SiGeC区237N中。
SiGeC区237N优选将单轴向拉伸应力施加在NMOS沟道区上。
SiGeC区237N有助于减少来自S/DI/I的缺陷。
此外，SiGeC区237N中的碳(C)有助于SiGeC区237N在随后的处理如S/D退火期间保持其应力。
A.单轴向应变
由于将SiGeC区237N设置成仅在从源到漏的方向上(不沿着沟道长度)与栅相邻，因此SiGeC区实际上将单轴向应力施加在沟道上。这明显不是双轴向应变器件。
例如在图2E中示出的该实施例中，SiGeC层237N将拉伸应力/应变(T)施于NMOS沟道区上，由此改善了电子迁移率以及NMOS晶体管性能。
B.第二实施例的示范性方法
用于第二示范性实施例的非限制性的示范方法在图2A至2E中示出。应当理解，存在可选方法以形成第二示范性实施例且该实例不限制该实施例。
图2A
图2A示出了具有NMOS区11和PMOS区12的衬底10。NMOS栅结构20N、22N、26N形成于NMOS区12上方。NMOS栅结构可包括NMOS介电层20N、NMOS栅22N和NMOS间隙壁24N。
PMOS栅结构20、22、24形成于PMOS区11上方。PMOS栅结构可包括PMOS介电层20、PMOS栅22和NMOS间隙壁24。
PMOS区11可包括可选的N阱13。NMOS区12可包括可选的P阱14。
图2B
图2B示出了与N栅结构相邻地形成的N-S/D凹槽230N。抗蚀剂层228可以覆盖PMOS区11或在NMOS区12上方具有开口。在凹槽蚀刻之后移除抗蚀剂层。沟槽可具有700至2000埃之间的深度。
图2C
图2C示出了形成为至少部分地填充N-S/D凹槽的NMOS S/DSiGeC层237N。S/D SiGeC层237N可使用选择性外延工艺形成。S/DSiGeC层237N可具有与上面在第一实施例中所讨论的相同的浓度。
图2D
图2D示出了包括在SiGeC层237N上方形成的S/D层238N的顶部NMOS Si。顶部N-Si S/D层238N优选地基本上包括结晶硅。
顶部N-Si S/D层238N可具有500至1000埃之间的厚度。
N-S/D SiGeC层237N可具有200至1000埃之间的厚度。
SiGeC层237N优选地将拉伸应力(T)施于NMOS沟道上，例如，粗略地大致在SDE区之间。
SiGeC层237N优选地具有以下浓度：
Si原子％在68.8％和84.9％之间(tgt＝74.85)
Ge原子％在15和30％之间(target＝25％)
C原子％在0.1和0.2％之间(target＝0.15％)
图2E
图2E示出了至少部分地在含硅层238N中与栅结构相邻地形成的S/D区240N。S/D区240优选地通过注入工艺形成。优选地，由于S/D注入(退火之前)的EOR区位于SiGeC附近，因此可以通过SiGeC区减少EOR缺陷。
S/D区240N至少部分地形成在硅层238N中并可能至少部分地形成在SiGeC区237N中。
在可选方案中，在所有退火步骤之后，S/D区240N可基本上包含在含Si层238N内。在另一可选方案中，在所有退火步骤之后，S/D区240N基本上包含在含Si层238N和SiGeC层中。
SiGeC区237N优选地将单轴向拉伸应力施于NMOS沟道区上。
SiGeC区237N有助于减少来自S/DI/I的缺陷。
此外，SiGeC区237N中的碳(C)有助于SiGeC区237N在随后的工艺如S/D或硅化物退火期间保持其应力。
III.第三示范性实施例-在MOS tx沟道区下方的SiGeC区
图3E和3F示出了包括在MOS tx沟道区下方的SiGeC区的示范性实施例。SiGeC区将应力施于MOS晶体管的沟道区上。在该实施例中，S/D区优选地形成于硅层中而不是SiGeC中。根据SiGeC层中的结构，可以将单轴向收缩或拉伸应力施于沟道区上。
A.用于第三示范性实施例的方法
第三实施例的非限制性的示范性方法在图3A至图3E中示出。应当理解，存在可选方法以形成第三示范性实施例，且该实例不限制该实施例。
根据器件几何形状，可以将应力调整为主要是单轴向或双轴向。通过调整应力张量(例如收缩或拉伸)，可使用用于N或P MOS或两者的膜。
如图3A中所示，提供具有至少限定了PMOS区11和NMOS区12的间隔绝缘区18的半导体衬底10。
如图3B中所示，回蚀刻含硅衬底10表面以形成应激物凹槽15、16。应激物凹槽可具有500至1500埃之间的深度。可将隔离区18用作蚀刻掩模。
如图3C中所示，可在衬底表面上方选择性地形成SiGeC层301、301N。PMOS SiGeC层301和NMOS SiGeC层301N可在2个分开的步骤中形成，以使其组成不同。可以覆盖不需要SiGeC的区域。即可调整SiGeC层301、301N以使其对于正在形成的器件类型(PMOS或NMOS)具有适当的收缩和拉伸应力。
SiGeC层优选地具有50至100nm(5000至1000埃)之间的厚度。在SIGE C层301、301N中的Si&Ge&C浓度与在上面讨论的其它实施例中的相同。
接下来，在SiGeC层301、301N上方形成上部沟道含Si层303、303N。含Si层303、303N优选地具有20至50nm(200至500埃)之间的厚度。含硅层303、303N基本上由结晶硅制成。沟道区优选地至少部分地在上部沟道含Si层303、303N中。一方面，沟道区全部在上部沟道含Si层303、303N中。
任一时间都可形成可选的N阱13。也可在任一时间形成可选的P阱(未示出)。
参考图3D，在硅层303、303N、SiGeC区301、301N以及可能在衬底10中形成S/D凹槽310、310N。
参考图3E，用硅持续(silicon continuing)材料320、320N且优选地基本上用Si或结晶Si填充PMOS S/D凹槽310和NMOS S/D凹槽310N。一方面，PMOS S/D凹槽301填充有与NMOS S/D凹槽不同的材料。另一方面，PMOS S/D凹槽301和NMOS S/D凹槽301N中的任一个或两个都至少部分填充有SiGe或SiGeC。一方面，Si材料包括2层，底部SiGeC层和顶部Si层。这可允许进一步修整NMOS和PMOS区的应力、迁移率和性能。
参考图3F，在硅区、SiGeC区和衬底的某些组合中进行S/D注入以形成PMOS S/D区40。
S/D注入包括将硼、Bf2、As、P或Sb离子注入到衬底中。
可以与NMOS栅相邻地形成NMOS S/D区40N。
接下来，进行大角度晕环注入以形成NMOS大角度晕环区28N和PMOS大角度晕环区28。可使用掩模步骤(未示出)以掩蔽适当区域。
一方面，整个LDD(或SDE)区26包含在上部沟道含Si层303、303N以及硅持续材料320、320N中。
在该实例中，NFET形成于NMOS区12中，且PFET形成在PMOS区11中。存在其它组合。实施例的SiGeC可仅形成在NMOS区中，且PMOS区可以是标准器件或本公开中其他实施例中的任一种。
示范性实施例的非限制性评述-沟道下方的SiGeC层
PMOS或NMOS沟道下方的SiGeC层301、301N提供来自注入掺杂区(例如，SDE和S/D和大角度晕环)的缺陷的聚集并将应力保持在自SiGeC区301、301N的沟道上。
根据器件几何形状，将应力调整为主要为单轴向或双轴向。通过调整应力张量(SiGeC区)，可使用NMOS或PMOS器件中任一个或两个的资料(file)。
根据SiGeC应激物分量和几何形状，PMOS SiGeC层303可将收缩应力施于PMOS沟道上。根据SiGeC应激物分量和几何形状，NMOS SiGeC层303N可将拉伸应力施于NMOS沟道上。
在任何其他使用本领域技术人员公知工艺中可以进行其它步骤以形成完整的器件。
IV.第四示范性实施例
在图4A和图4B中示出的第四示范性实施例中，在MOS晶体管沟道下方形成第一(或中心)SiGeC或SiGe层303、303N。第二SiGe或SiGeC层420、420N形成于S/D凹槽410、410N中。第二(或中心)SiGeC或SiGe层(或S/D SiGe或S/D SiGe C层)420、420N可以在掺杂S/D区下方，包含在S/D区中，或部分与S/D区交叠或上述的任一组合。优选地，S/D SiGE或S/D SiGe C层420、420N填充整个S/D凹槽410、410N并在S/D区下方延伸。
第四实施例的示范性方法如上对于第三实施例所述并如图3A至图3C中所示出地开始。注意，PMOS SiGeC层301和NMOS SiGeC层301N可在2个分离的步骤中形成，以使其组成不同。接下来，参考图4A，与栅结构相邻地蚀刻S/D凹槽410、410N。
参考图4B，至少部分地用SiGeC或SiGe层420、420N填充S/D凹槽410、410N。图4B示出了SiGeC基本上填充了S/D凹槽的方面。PMOS S/D凹槽410和NMOS S/D凹槽410N可用SiGeC或SiGe在分离的步骤中进行填充以使第二(或中心或SD)SiGeC或SiGe层420和420N可具有不同的组成。第二(或中心或S/D)SiGeC或SiGe层420和420N可具有不同的组成，该不同组成在各自沟道中产生不同量和类型(收缩或拉伸)的应力。
接下来，例如可通过形成S/D区40、40N和大角度晕环注入(未示出)来完成器件。
根据器件的几何形状，将应力调整为主要为单轴向或双轴向。通过调整应力张量，可使用N或P MOS或两者的膜。
对于PMOS Tx，S/D SiGeC 420和沟道SiGeC 301可将收缩应力施于PMOS沟道上。
对于NMOS Tx，S/D SiGeC 420N和沟道SiGeC 301N将拉伸应力施于NMOS沟道上。
第四实施例的另一可能方面在图2E中示出，图2E中在第二SiGeC区237N上方形成部分填充S/D凹槽和硅层240N的SiGeC层237N。该方面可用在NMOS晶体管中。
A.实例
原位C掺杂对注入损伤的影响和Si上外延SiGe层的应变释放
在该实例中，研究Si(001)上薄外延SiGe层中的注入损伤和应变释放以及其与在外延SiGe中原位C掺杂的相关性。对于具有25％Ge的65nm的SiGe层，用于p-MOS S/D、大角度晕环和延伸的常规注入导致明显的注入损伤和应变释放。观测到两个缺陷带，一个接近表面，另一个在SiGe/Si界面。发现原位C掺杂(1019-20/cm3)可以消除接近SiGe/Si界面区域的注入损伤并防止明显的应变释放。
在此，研究Si(001)衬底上的薄外延SiGe膜(以下称作SiGe)和原位C掺杂SiGe膜(以下称作SiGeC)中的注入损伤和应变释放。示出了对于具有25％Ge的65nm的SiGe层，用于p-MOS S/D、大角度晕环和延伸的常规注入导致明显的注入损伤和应变释放。观测到两个缺陷带：一个接近于表面，另一个在SiGe/Si界面。发现原位C掺杂(1019-20/cm3)可以消除接近SiGe/Si界面区域的注入损伤并防止明显的应变释放。
在商业上可获得的LPCVD系统上进行外延SiGe和SiGeC生长。在另外指出的相同条件下将额外C前体用于原位C掺杂。在外延生长之后，使用P-MOS S/D、大角度晕环和延伸的典型条件注入晶片。在此列出两种不同注入的典型结果：1)以几KeV的能量和约1015/cm2的剂量进行B注入，和2)以几十KeV的能量和1013/cm2的剂量进行As注入。在注入之后，在高温(＞1000℃)下对晶片进行快速热退火。应变释放和注入损伤特征在于高分辨率XRD和截面TEM。图5A示出了在(a)生长的SiGe层、(b)生长的SiGeC和(c)B注入和退火的SiGe以及(d)B注入和退火的SiGeC的XRD结果。在生长的膜(图5A(a)和(b))中可看出限定良好的厚度边缘，表示几乎没有应变释放和光滑界面。使用商业可获得的软件拟合图5A(a)中SiGe层的摇摆曲线给出了24.3％的Ge组分和65nm的厚度。假设与SiGe层中的Ge组分相同，则通过拟合图5A(a)并使用C含量和晶格常数之间的非线性关系把取代的C组分确定为0.07％。该结果接近SIMS数据，该SIMS数据表示～100％的代替物。在B注入和退火之后，SiGe层的(004)峰位置移向较低角度且厚度边缘消失，表示明显的应变释放。(224)反射示出宽峰，与(004)反射结果相符合。在退火期间没有明显的Ge相互扩散(AES结果未示出)，即，SiGe层中的Ge组分没有变化，根据图5(a)和(c)中示出的(004)峰移动计算出～70％的应变释放。与SiGe层相比，SiGeC层示出了较小角度的较少(004)峰值移动，且(224)反射示出了宽峰上方的顶点(图1(d))。如果根据(004)峰移动来确定的话，则该应变释放等级为～13％。然而，在(224)反射中的顶点(图5A(d)，实线)对应于全部相关的SiGe层，表示接近0％的应变释放。通过由图5B中示出的TEM结果揭示的外延膜的微结构来解释该明显矛盾。
对于注入的SiGe层，观测到两个缺陷带(图5B(a))，一个接近表面，另一个在SiGe/Si界面。在表面带中的缺陷是堆垛层错四面体型，而界面处稠密阵列为失配位错。平面图TEM中的(图5B(c))主要特征是莫尔条纹，其混淆了表面带或界面带任一个中的缺陷的任何对比，见图5B(a)。与SiGe层中不同，SiGeC膜仅显示出表面处的稠密缺陷带(图5B(b))。排序良好的失配位错阵列存在于SiGeC/Si界面处(图5B(d))。该阵列为低密度，以在任意TEM截面中不会看到失配(图5B(b))。
现在提出对图5A中示出的应变释放特性的说明。TEM结果(图5B)示出了除了通常在SiGe/Si异质外延系统中引起释放的界面缺陷之外，还存在可减轻外延层顶部部分中应变的表面缺陷。可从稍微不对称的(004)峰和与宽峰以及(224)反射(图1(d))中的顶点看出横跨外延层深度的该非均匀应变释放。根据SiGeC层(图5B(d))中的这些失配位错的间隔，将由界面缺陷引起的应变释放等级确定为～1％，与图5A(d)中观测到的顶点(224)的位置相符。由此，图5A(d)中的(004)峰移动几乎来自估计为～12％的其它应变释放，其来自表面缺陷。由于在SiGe和SiGeC层之间观测到的表面缺陷的相似性，因此可假设通过表面缺陷引起～12％的相同应变释放等级。与对于SiGe外延层的～70％的整体应变释放相比，这相对较小。由此在我们的(004)和(224)反射中不能清楚地分辨沿着SiGe层中深度的非均匀应变释放。
非常有趣，在用于更多损伤的As注入的SiGe和SiGeC层中的注入损伤和应变释放上，我们发现非常相似的结果。对于SiGeC，与可以从图5C中示出的TEM结果看出的一样，存在表面缺陷层，其由于较深的注入范围而较厚。界面仍是干净的而没有很多缺陷，这指示了界面处的小应变释放等级与由XRD结果(未示出)确定的～9％应变释放相符。然而，对于SiGe层，膜横跨其深度变得有很多缺陷。看起来表面缺陷带与界面缺陷带连接，如在较早讨论的B注入情况中所观测到的一样。缺陷稠密阵列导致由XRD(未示出)确定的SiGe层中85％的应变释放。
假设由在SiGe层和Si衬底中的注入产生的位错环可移向SiGe/Si界面，并形成失配位错，导致比在Si上生长的SiGe层更多的应变释放，而无需在相同热预算下的注入。该假设与我们对于注入的SiGe外延层在此观测到的高应变释放等级相符，并与我们在只进行了高温退火的Si上的相似SiGe外延层中发现少量应变释放的事实相符。已经示出非常少量的C可以消除对于Si中注入的EOR缺陷，这归因于用作Si间隙宿的C原子。相似的机理似乎可用于外延SiGe层的操作。抑制EOR缺陷制约了这种薄SiGe层的失配位错成核，并由此防止应变释放。然而，在表面附近，缺陷仍与SiGe层中一样地形成，这可能是由于Si间隙宿的无效或过多的置换的Si，这是由于所使用的浅注入条件造成的。
总之，我们已经示出，对于具有～25％Ge的65nm的SiGe层，用于p-MOS S/D、大角度晕环和延伸的常规注入导致明显的注入损伤和应变释放。观测到两种缺陷带：一种接近表面，另一种在SiGe/Si界面。表面缺陷导致外延层顶部部分中的其它应变释放。发现原位C掺杂(1E19至1E20/cm3)可以消除接近SiGe/Si界面区域的注入损伤，并防止明显的应变释放。
B.实例2-C有助于SiGe在退火之后保持应力
使用以下流程制备测试晶片：
·生长具有C浓度约为1.5原子％(1E19至1E20/cm3)的SiGe(C)外延
·注入
·在高于1000℃的T下的RAT
·(在每一步骤之后进行的应力测试)
图6A示出了表1、2、3和4中的结果。
图6B示出了所保持的应力百分比与用于4I/I条件的C的图。
我们可以从图6A和图6B得出的一些结论。
1)C有助于SiGe对于所有4种注入条件保持应力
2)As注入对应力损失产生最差的影响，然后是B S/D注入，然后是BF2注入。
3)注入引入的损伤似乎是对应力损失的主要贡献，尽管膜厚度可稍厚于临界厚度。
CN＝0.5sccm是约为3E19原子/cc的SiGeC层中大致的C浓度
CN＝1.2sccm是约为7E19原子/cc的SiGeC层中大致的C浓度。
C.非限制性示范性实施例
示范性实施例可以与引入技术如应力记忆、双应力层(例如，SiN帽盖应力层)、金属栅、STI应激物等的其它应力或应变相结合。
栅结构的其它配置可以用于所有实施例。
仅描述了给出的本发明各实施例，上述描述和说明示出了由权利要求限定的本发明的范围，并且并不对该范围构成限制。
虽然本发明已经特别示出，并参考其优选实施例进行了描述，但本领域技术人员将理解，可作出形式和细节的各种改变，而不脱离本发明的精神和范围。其旨在覆盖各种修改和相似的设置和工序，且附属的权利要求的范围因此应根据最宽的解释，以包括所有这种修改以及相似的设置和工序。

Claims (36)

1.一种用于形成半导体器件的方法，包括步骤：
在半导体衬底中或在半导体衬底上至少形成碳掺杂SiGe区；
在衬底上形成MOS晶体管；所述MOS晶体管包括源和漏区，栅介质，栅极和在所述栅极下方的沟道区；
在形成所述碳掺杂SiGe层之后；在超过400℃的温度下对所述衬底进行退火；
从而所述碳掺杂SiGe区将应力施加在沟道区上，并从而在该退火之后，所述碳掺杂SiGe区将更多应力保持在沟道区上。
2.如权利要求1的方法，其中所述碳掺杂SiGe层在所述衬底中与所述栅极相邻，所述碳掺杂SiGe层不直接在所述栅极下方；
所述源和漏区至少部分地形成在所述碳掺杂SiGe层中。
3.如权利要求1的方法，其进一步包括：
在所述衬底中与所述栅极相邻地形成该碳掺杂SiGe区；
在所述碳掺杂SiGe区上方形成顶部S/D含硅层；所述顶部S/D含硅层大致与所述栅极相邻；
至少部分所述源和漏区在所述顶部S/D含硅层中；
一部分所述源和漏区在至少一部分所述碳掺杂SiGe层上方。
4.如权利要求1的方法进一步包括在所述碳掺杂SiGe层上方形成上部沟道含Si层；并直接在所述上部沟道含Si层上方形成所述栅介质和所述栅极；
其中至少一部分所述碳掺杂SiGe层直接在所述沟道区下方并所述沟道区相分离。
5.如权利要求1的方法，其中所述碳掺杂SiGe层具有在0.1至0.2％之间的C原子％。
6.如权利要求1的方法，其中所述碳掺杂SiGe层具有
在68.8％至84.9％之间的Si原子％；
在15至30％之间的Ge原子％；以及
在0.1至0.2％之间的C原子％。
7.如权利要求1的方法，其中所述碳掺杂SiGe层具有约1E19至1E20原子/cc之间的C浓度。
8.一种形成半导体器件的方法，包括步骤：
在衬底上方提供栅；
在所述衬底中与所述栅相邻地蚀刻S/D凹槽；
用碳掺杂SiGe层至少部分地填充所述S/D凹槽；
至少部分地在所述碳掺杂SiGe层中大致与所述栅相邻地形成源和漏区；从而所述碳掺杂SiGe层将单轴向应变施于所述栅下方的沟道区。
9.如权利要求8的方法，其中所述碳掺杂SiGe层具有在68.8％至84.9％之间的Si原子％；
在15至30％之间的Ge原子％；以及
在0.1至0.2％之间的C原子％。
10.如权利要求8的方法，还包括在所述碳掺杂SiGe层上方形成顶部S/D硅层；
源和漏区形成的步骤进一步包括：至少部分地在所述顶部S/D含Si层中形成所述源和漏区。
11.如权利要求8的方法，其进一步包括：在形成所述碳掺杂SiGe层之后，在超过400℃的温度下对所述衬底进行退火。
12.如权利要求8的方法，其中所述碳掺杂SiGe层具有大致可在1E19至1E20原子/cc之间的C浓度。
13.一种用于形成半导体器件的方法，包括步骤：
在衬底上方提供栅介质层和栅；所述衬底包括硅；
在所述衬底中与所述栅相邻地蚀刻S/D凹槽；
用碳掺杂SiGe层部分填充所述S/D凹槽；
在所述碳掺杂SiGe层上方形成顶部S/D含Si层；
至少部分地在顶部S/D含Si层中形成源和漏区，从而所述碳掺杂SiGe层将单轴向应变施于所述栅下方的沟道区上。
14.如权利要求13的方法，其中所述碳掺杂SiGe层具有在68.8％至84.9％之间的Si原子％；
在15至30％之间的Ge原子％；
在0.1至0.2％之间的C原子％。
15.如权利要求13的方法，其中所述碳掺杂SiGe层具有的C浓度可以大致在1E19至1E20原子/cc之间。
16.如权利要求13的方法，其中所述顶部S/D含Si层基本上包括Si。
17.如权利要求13的方法，其进一步包括：在形成所述碳掺杂SiGe层之后，在超过400℃的温度下对所述衬底进行退火。
18.一种用于形成半导体器件的方法，包括步骤：
在衬底上方形成碳掺杂SiGe层；所述衬底包括硅；
在所述碳掺杂SiGe层上方形成顶部硅层；
在所述顶部硅层上方形成栅介质层、栅；
在所述衬底中与所述栅相邻地蚀刻S/D凹槽；
用含硅层至少部分地填充所述S/D凹槽；
至少部分地在所述含硅层中形成源和漏区；
从而所述碳掺杂SiGe层将单轴向应力施于所述栅下方的沟道上。
19.如权利要求18的方法，其中所述含硅层基本上包括硅。
20.如权利要求18的方法，其进一步包括：在形成所述碳掺杂SiGe层之后；在超过400℃的温度下上所述衬底进行退火。
21.如权利要求18的方法，其中所述碳掺杂SiGe层具有在68.8％至84.9％之间的Si原子％；
在15至30％之间Ge原子％；
在0.1至0.2％之间的C原子％。
22.如权利要求18的方法，其中所述碳掺杂SiGe层具有在约1E19至1E20原子/cc之间的C浓度。
23.一种用于形成半导体器件的方法，包括步骤：
在衬底上方形成中心碳掺杂SiGe层，所述衬底包括硅；
在所述中心碳掺杂SiGe层上方形成顶部硅层；
在该顶部硅层上方形成栅介质层和栅极；以及
用S/D碳掺杂SiGe层至少部分填充所述S/D凹槽，
至少部分地在所述S/D碳掺杂SiGe层中与所述栅相邻地形成源和漏区。
24.如权利要求23的方法，其中所述中心碳掺杂SiGe层具有在68.8％至84.9％之间的Si原子％；
在15至30％之间的Ge原子％；
在0.1至0.2％之间的C原子％。
25.如权利要求23的半导体器件，其中所述中心碳掺杂SiGe层具有在约1E19至1E20原子/cc之间的C浓度。
26.如权利要求23的方法，其进一步包括：在形成所述中心碳掺杂SiGe层之后，在超过400℃的温度下对所述衬底进行退火。
27.一种半导体器件，包括：
在衬底上的MOS晶体管；所述MOS晶体管包括源和漏区，栅介质、栅极、在所述栅极下方的沟道区；
碳掺杂SiGe区，其将应力施加在沟道区上，从而所述碳掺杂SiGe区在热处理之后在该沟道区上保持更多的应变。
28.如权利要求27的半导体器件，其中所述碳掺杂SiGe层在所述衬底中与所述栅极相邻，所述源和漏区至少部分地形成在所述碳掺杂SiGe层中。
29.如权利要求27的半导体器件，其中所述碳掺杂SiGe层与所述衬底中的所述栅极相邻，所述源和漏区基本上在所述碳掺杂SiGe层中。
30.如权利要求27的半导体器件，其中该碳掺杂SiGe区将单轴向应力施加在沟道区上。
31.如权利要求27的半导体器件，其中
顶部S/D含硅层在所述碳掺杂SiGe区上方；
所述源和漏区的一部分在至少一部分所述碳掺杂SiGe层上方，至少一部分所述源和漏区在所述顶部S/D含硅层中。
32.如权利要求27的半导体器件，其中至少一部分所述碳掺杂SiGe层直接在所述沟道区下方并与所述沟道区分离；上部沟道含Si层在所述碳掺杂SiGe层上方。
33.如权利要求27的半导体器件，其中
S/D凹槽在所述衬底中与所述栅极相邻，所述碳掺杂SiGe层与所述栅极相邻并在所述S/D凹槽中，
所述源和漏区至少部分在所述碳掺杂SiGe层中；
中心碳掺杂SiGe层在所述沟道区下方并与所述沟道区相分离；至少一部分上部沟道含Si层在所述中心碳掺杂SiGe层上方。
34.如权利要求27的半导体器件，其中所述碳掺杂SiGe层具有在0.1至0.2％之间的C原子％。
35.如权利要求27的半导体器件，其中所述碳掺杂SiGe层具有在68.8％至84.9％之间的Si原子％；
在15至30％之间的Ge原子％；以及
在0.1至0.2％之间的C原子％。
36.如权利要求27的半导体器件，其中所述碳掺杂SiGe层具有在约1E19至1E20原子/cc之间的C浓度。
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