CN1969391B - 在绝缘体半导体器件上的半导体及其制造方法 - Google Patents

在绝缘体半导体器件上的半导体及其制造方法 Download PDF

Info

Publication number
CN1969391B
CN1969391B CN2005800193183A CN200580019318A CN1969391B CN 1969391 B CN1969391 B CN 1969391B CN 2005800193183 A CN2005800193183 A CN 2005800193183A CN 200580019318 A CN200580019318 A CN 200580019318A CN 1969391 B CN1969391 B CN 1969391B
Authority
CN
China
Prior art keywords
semiconductor layer
source
drain region
monocrystalline
amorphous area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2005800193183A
Other languages
English (en)
Other versions
CN1969391A (zh
Inventor
R·叙尔迪努
G·多恩波斯
Y·波诺马雷夫
J·罗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Imec Corp
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1969391A publication Critical patent/CN1969391A/zh
Application granted granted Critical
Publication of CN1969391B publication Critical patent/CN1969391B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

一种在绝缘体上的半导体的半导体器件，具有金属或硅化物源和漏接触区(38，40)，激活的源和漏区(30，32)和体区(34)。该结构可以是双栅极SOI结构或完全耗尽(FD)的SOI结构。通过使用衬垫(28)和用接触区代替了半导体层的整个厚度的工艺，得到了锐利的层间和低电阻。

Description

在绝缘体半导体器件上的半导体及其制造方法
技术领域
本发明涉及绝缘体上半导体(SOI)型半导体器件，例如，双栅极SOI器件或在绝缘体上完全耗尽型半导体器件(FD-SOI)。
背景技术
SOI工艺在已经实现有一段时间了的专业应用中具有许多优点。近来，已经发现SOI工艺可以为在绝缘栅极晶体管的更通用应用中面对的问题和特别是在比例缩放器件以得到更小尺寸的问题提供解决方法。
在如图1中说明的SOI器件中，在通常为硅的衬底2上的绝缘体4上方提供半导体层6。在薄半导体层上方提供栅极8，该薄半导体层通过栅极绝缘体10与栅极绝缘，注入的源12和漏14电极提供接触，在源和漏12、14之间的半导体16用作体。经过源和漏12、14之间的体的导电由栅极8控制。
SOI工艺的具体优势被称为完全耗尽SOI(FD-SOI)。在这种情况下，半导体层6非常薄以使得它被完全耗尽。在源和漏之间的电子传输仅仅发生在栅极附近的薄沟道中。FD-SOI具有改善的电特性，允许对高温、低压和低功率应用进行优化。
FD-SOI的主要挑战是制造工艺很困难。需要改善的工艺以制造这样的器件。
SOI工艺的发展是双栅极SOI结构(DG-SOI)，其中在半导体层6下面提供另一个绝缘的栅极。
通常地，制造FD-SOI和DG-SOI器件使用传统的互补金属氧化物半导体(CMOS)的工艺步骤。使用离子注入和激活退火限定源、体和漏。不幸地，在薄SOI器件例如FD-SOI和DG-SOI中，得到的薄膜电阻和接触电阻非常高。结果，晶体管的串联电阻非常高，导致晶体管的次优的性能。
US2003/0042547描述了一种金属源和漏MOS晶体管及该晶体管的制造方法。所述方法包括提供SOI衬底，在该衬底上，在薄表面层上形成晶体管栅极。该方法还包括执行注入过程，以在栅极的两侧形成掺杂区。在注入之后，在栅极的两侧形成绝缘衬垫，并执行第二注入步骤，其目的是为了获得可以相对于不受第二注入步骤影响的掺杂区而被选择性蚀刻的材料。在施加了选择性各向同性化学蚀刻以去除第二注入区之后，在源和漏扩展区的三侧上形成金属硅化物接触层。
US6514829描述了一种制造集成电路的方法，其中形成突变源/漏结。该方法包括注入步骤，以将薄膜半导体层非晶化并提供源/漏掺杂注入剂。该方法还包括快速热退火，以使非晶化区内的掺杂质再结晶。
因此需要具有减小的串连电阻的新晶体管结构及其制造方法。
发明内容
因此，在一个方面，本发明涉及一种制造晶体管的方法，包括：
在具有绝缘体上的半导体层的绝缘体衬底上提供半导体；
在半导体层上限定上绝缘栅极；
在栅极两侧的半导体层中注入源和漏区，在上绝缘栅极下面的源和漏区之间留下体区域；
在上绝缘栅极的侧面形成绝缘衬垫；
将非晶注入剂注入到源和漏区以限定半导体层的非晶区，非晶区是半导体层的总厚度，除了被栅极或衬垫保护的部分之外，留下由栅极或衬垫保护的体区周围的激活的源和漏区；以及
通过用金属替代半导体层的非晶区，来形成与源和漏区接触的金属接触；
其中所述替代包括：
使用选择性蚀刻来除去半导体层的非晶区，所述选择性蚀刻选择性地除去半导体层的非晶区，而不除去所述源和漏区；和
沉积分别与激活的源和漏区接触的金属源和漏接触。
衬垫可以优选具有5nm或更小的厚度。
该方法提供了一种具有沉积的金属的源和漏接触区的晶体管，其具有低电阻，加上在小区域中的高掺杂的激活的源区和漏区，该小区域由在源和漏接触区和通过体的沟道之间提供良好接触的衬垫限定。
该方法被高度集成在CMOS工艺中，并且可以被用于FD-SOI和DG-SOI器件。
在另一方面，提供一种制造晶体管的方法，包括：
在具有绝缘体上的半导体层的绝缘体衬底上提供半导体；
在半导体层上限定上绝缘栅极；
执行一个或多个注入步骤，以在半导体层中形成掺杂非晶区，但除了被栅极保护的半导体层之外，留下在上绝缘栅极下面的单晶体区；
对得到的结构进行退火以从单晶体区开始再生长掺杂非晶区的一部分，以形成单晶激活的源和漏区；以及
通过用金属替代半导体层中掺杂非晶区的剩余部分，形成与激活的源和漏区接触的金属接触；
其中所述替代包括：
使用选择性蚀刻来除去半导体层中掺杂非晶区的剩余部分，所述选择性蚀刻选择性地除去半导体层的掺杂非晶区，而不除去所述单晶激活的源和漏区；和沉积所述金属接触。
激活的区具有能够显著减小半导体器件的关闭状态下的泄漏电流的沟道的突变结。
该工艺是低温工艺，且可以因此集成到先进的CMOS流程中。
从源和漏区形成金属接触的步骤可以包括使用选择性蚀刻除去半导体层的非晶部分；和在源和漏区上沉积金属接触，这样的金属接触可以具有比利用硅化物的顶层的现有技术低得多的电阻。
对得到的结构进行退火以从单晶体区域重新生长部分的掺杂非晶区的步骤可以在从500℃到750℃的温度下进行。
退火步骤可以进行一段时间，以重新生长3nm到10nm的单晶半导体。
经验表明最佳的重新生长是L栅极/6加上1到3nm，其中L栅极是栅极的长度。
注入非晶注入剂到半导体层的步骤可以以5°到30°之间的倾斜角执行，优选在7°到30°以得到充分效果。优选地，倾斜角应当使在非晶半导体和栅极之间的重叠大约是L栅极/6。
可选择地，可以使用单一非晶化和掺杂步骤。
半导体优选为硅。
把金属接触区与激活的源和漏区一起使用，而不是使用传统的硅化物掺杂硅层，导致串连电阻的显著减小，这是薄体半导体器件的主要问题之一。
根据本发明制造的晶体管可以进一步包括在第一平面化表面下的沟道区下的下绝缘栅极，即晶体管可以是双栅极结构。
在激活的区中的掺杂可以至少是1019cm-3，优选至少为1020cm-3，特别优选实施例中为至少3×1020cm-3。通过提供这样高掺杂的区，在金属接触区和激活的半导体区之间的电流上的肖特基势垒效应被最小化。
附图说明
为了更好地理解本发明，现在将要仅仅通过示例的方式参考附图描述实施例，其中：
图1示出了观有技术的SOI结构；
图2示出了双栅极中间结构；
图3和4示出了根据本发明的方法的第一实施例的中间步骤；
图5示出了根据本发明的第一实施例的器件；
图6和7示出了用于制造晶体管的中间步骤；
图8示出了根据图6和7所示方法制造的晶体管。
注意附图是示意性的并不是按比例示出。
具体实施方式
根据本发明的方法从提供具有在也由硅构成的衬底2上的绝缘体4上方提供的硅薄层6的结构开始。在薄硅层上提供上栅极8，该薄硅层通过栅极绝缘体10与上栅极8绝缘。在硅层6下面提供下栅极20，同样地通过栅极绝缘体22使硅层6与下栅极20绝缘，如图2中所示。这种结构对本领域技术人员是已知的，因此将不再进一步描述它们的制造方法。
然后进行结注入以掺杂源和漏区24、26。掺杂应该是重掺杂(至少1019cm-3)，对于本发明的优点，掺杂应该是至少1020cm-3。掺杂可以是n或p型，取决于是否制造n型或p型晶体管。掺杂剂可以是用于P型晶体管的B，或用于N型晶体管的P、As或Sb。
随后接着是退火步骤，其可以是高斜率尖峰，快速热退火或亚溶化低频率激光退火。退火步骤保证结的高度激活和在栅极下的小扩散。
使用现有技术中的方法，在上栅极8上制造偏移衬垫28，例如在整个表面上沉积衬垫材料，然后使用各向异性蚀刻来蚀刻材料以从水平表面除去材料，只在栅极侧壁上留下材料以形成衬垫28。衬垫可以是氧化物和/或氮化物。衬垫的宽度优选小于5nm。这得到了图3的结构。
然后进行非晶注入以使整个厚度的硅层6非晶化，除了由衬垫28和上栅极8保护的位置之外，在被非晶化影响的区中剩下非晶硅区36。注入剂可以是以一定剂量和能量注入以使得整个厚度的硅层6非晶化的元素例如Ge、As、Sb或In。这个步骤在衬垫下留下激活的源和漏区30、32，和在这两个之间留下体区34，如图4中所示。
然后，进行选择性蚀刻以除去非晶硅区36，但不是结晶区30、32、34或衬垫。这样的蚀刻是已知的。例如，如果使用氮化物衬垫，可以使用HP，如果使用氧化物衬垫，可以使用H3PO4。
然后选择性地沉积金属以形成源和漏接触区38、40以代替去掉的非晶硅，如图5中所示。
然后如在传统工艺郡种继续进行处理以完成器件。
该方法很容易被集成在CMOS流程中并导致具有高度减小的电阻的晶体管。虽然乍一看在接触区38、40和激活的源和漏区30、32之间的肖特基势垒会具有很大的缺点，但是该被激活的区能够被高掺杂，这样减小了势垒的效果，从而减小了总电阻。
根据本发明的方法的第二实施例从图2的阶段的器件开始。
然后，进行初始非晶化步骤以产生非晶区50、52。在第一实施例中使用相同的元素，例如Ge、As、Sb或In，但是在第二实施例中以倾斜角进行注入。选择倾斜角以使非晶区与栅极重叠了大概是栅极长度的1/6，在非晶区50、52之间留下中心区54。
然后，把掺杂剂注入到非晶区50、52。掺杂剂可以对于P型晶体管是B，对于N型晶体管为P、As或Sb。这会得到如图6中示出的结构。
在可选择的实施例中，可以使用单一注入步骤来代替非晶化和掺杂剂注入步骤。
然后，在500℃到750℃的典型温度下进行低温固相外延再生长(SPER)退大步骤。现在从中心区54向外生长单晶半导体，形成掺杂的单晶源和漏区56，58。调节再生长时间以使仅得到几个nm的再生长，典型地为3-10nm。模拟显示最优化再生长取决于栅极长度L8，而且应该是L8/6加上1到3nm。
在这个步骤后，在掺杂的单晶区56、58和中心沟道区54之间得到了高突变(<2nm/decate)、高活性(＞3×1020cm-3)的小结。
然后制造衬垫60，留下如图7中所示的器件。
仅仅为了示例目的，可以通过在分离步骤或单一步骤中沉积金属和进行硅化，进行硅化工艺，从而消耗了剩下的非晶硅的整个厚度。这得到了硅化的源和漏接触区62、64。图7中示出了得到的结构，其与图5中示出的结构的不同在于图5的金属被图8中的硅化物取代了。
由于硅化工艺，在非晶硅中的掺杂剂将会被推入激活的单晶区56、58，进一步增加了这些区中的掺杂，改善了器件的性能。
由于串连电阻的显著减小，该结构可以大幅度提高电流驱动。该方法在沟道和金属之间形成了高突变结，由此显著地把在关闲状态下的漏电流提高了两个数量级。
但是，根据第二实施例，工艺可以如在第一实施例中一样继续进行，用金属代替非晶区，产生类似于图4的结构。
虽然使用硅作为半导体描述了上述实施例，但是利用适当掺杂剂，例如Zn和Mn，本发明也可以应用其它的半导体例如CaAs、InP、InSb等。
上述实施例是双栅结构。通过简单地从结构中省略下栅极20和栅极绝缘体22，本发明也适用于仅具有单栅极的FD-SOI结构。

Claims (9)

1.一种制造晶体管的方法，包括：
在绝缘体衬底上提供具有在绝缘体(4)上的半导体层(6)的半导体；
在半导体层上面限定上绝缘栅极(8)；
在栅极的两侧上的半导体层中注入源和漏区(24，26)，在上绝缘栅极(8)下面在源和漏区(24，26)之间留下体区(34)；
在上绝缘栅极(8)的侧面上形成绝缘衬垫(28)；
将非晶注入剂注入到源和漏区以限定半导体层(6)的非晶区(36)，非晶区(36)构成半导体层(6)的总厚度，除了被栅极(8)或衬垫(28)保护的部分之外，留下由栅极(8)或衬垫(28)保护的体区(34)周围的源和漏区(30，32)；以及
通过用金属替代半导体层(6)的非晶区(36)，来形成与源和漏区(30，32)接触的金属接触(62，64)；
其中所述替代包括：
使用选择性蚀刻来除去半导体层(6)的非晶区(36)，所述选择性蚀刻选择性地除去半导体层(6)的非晶区(36)，而不除去所述源和漏区(30，32)；和
沉积分别与源和漏区(30，32)接触的金属源和漏接触(38，40)。
2.根据权利要求1的方法，其中衬垫(28)具有5nm或更小的厚度。
3.一种制造晶体管的方法，包括：
在绝缘体衬底上面提供具有在绝缘体(4)上的半导体层(6)的半导体；
在半导体层(6)上面限定上绝缘栅极(8)；
执行一个或多个注入步骤，以在半导体层(6)中形成掺杂非晶区，但除了被栅极(8)保护的半导体层(6)之外，留下在上绝缘栅极(8)下面的单晶体区(54)；
对得到的结构进行退火以从单晶体区(54)开始再生长掺杂非晶区的一部分，以形成单晶激活的源和漏区(56，58)；以及
通过用金属替代半导体层(6)中掺杂非晶区的剩余部分，形成与激活的源和漏区(56，58)接触的金属接触(62，64)；
其中所述替代包括：
使用选择性蚀刻来除去半导体层(6)中掺杂非晶区的剩余部分，所述选择性蚀刻选择性地除去半导体层(6)的掺杂非晶区，而不除去所述单晶激活的源和漏区(56，58)；和
沉积所述金属接触(38，40)。
4.根据权利要求3的方法，其中对得到的结构进行退火以从单晶体区开始再生长掺杂非晶区的一部分的步骤在500℃到750℃的温度下进行。
5.根据权利要求3或4的方法，其中在半导体层(6)中形成掺杂非晶区的步骤包括：
注入非晶注入剂到半导体层(6)中；
随后注入掺杂剂到半导体层(6)中。
6.根据权利要求5的方法，其中以5°和30°问的倾斜角进行注入非晶注入剂到半导体层(6)中的步骤。
7.根据权利要求3或4的方法，其中退火步骤被执行一段时间以便重新生长长度从3nm到10nm的单晶激活的源区(56)和单晶激活的漏区(58)。
8.根据权利要求5的方法，其中退火步骤被执行一段时间以便重新生长长度从3nm到10nm的单晶激活的源区(56)和单晶激活的漏区(58)。
9.根据权利要求6的方法，其中退火步骤被执行一段时间以便重新生长长度从3nm到10nm的单晶激活的源区(56)和单晶激活的漏区(58)。
CN2005800193183A 2004-06-12 2005-06-06 在绝缘体半导体器件上的半导体及其制造方法 Active CN1969391B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GBGB0413133.0A GB0413133D0 (en) 2004-06-12 2004-06-12 Semiconductor on insulator semiconductor device and method of manufacture
GB0413133.0 2004-06-12
PCT/IB2005/051832 WO2005122275A2 (en) 2004-06-12 2005-06-06 Semiconductor on insulator semiconductor device and method of manufacture

Publications (2)

Publication Number Publication Date
CN1969391A CN1969391A (zh) 2007-05-23
CN1969391B true CN1969391B (zh) 2010-10-06

Family

ID=32732384

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800193183A Active CN1969391B (zh) 2004-06-12 2005-06-06 在绝缘体半导体器件上的半导体及其制造方法

Country Status (9)

Country Link
US (1) US20100264492A1 (zh)
EP (1) EP1759420B1 (zh)
JP (1) JP2008503098A (zh)
CN (1) CN1969391B (zh)
AT (1) ATE467907T1 (zh)
DE (1) DE602005021220D1 (zh)
GB (1) GB0413133D0 (zh)
TW (1) TW200616224A (zh)
WO (1) WO2005122275A2 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2913526B1 (fr) * 2007-03-09 2009-05-29 Commissariat Energie Atomique Procede de fabrication d'un transistor a effet de champ a grilles auto-alignees
CN101783322B (zh) * 2009-01-19 2012-01-25 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其制作方法
CN104517847B (zh) * 2013-09-29 2017-07-14 中芯国际集成电路制造(上海)有限公司 无结晶体管及其形成方法
US9178517B2 (en) 2013-11-12 2015-11-03 Stmicroelectronics International N.V. Wide range core supply compatible level shifter circuit
US20150129967A1 (en) * 2013-11-12 2015-05-14 Stmicroelectronics International N.V. Dual gate fd-soi transistor
US9800204B2 (en) 2014-03-19 2017-10-24 Stmicroelectronics International N.V. Integrated circuit capacitor including dual gate silicon-on-insulator transistor
CN104952931A (zh) * 2015-05-08 2015-09-30 深圳市华星光电技术有限公司 场效应晶体管和其制造方法及显示器
CN106571389B (zh) * 2015-10-10 2020-08-07 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US11437406B2 (en) * 2019-12-20 2022-09-06 Globalfoundries Singapore Pte. Ltd. Semiconductor device having a capacitive structure and method of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5449642A (en) * 1994-04-14 1995-09-12 Duke University Method of forming metal-disilicide layers and contacts
US5818070A (en) * 1994-07-07 1998-10-06 Semiconductor Energy Laboratory Company, Ltd. Electro-optical device incorporating a peripheral dual gate electrode TFT driver circuit
US6413829B1 (en) * 2001-06-01 2002-07-02 Advanced Micro Devices, Inc. Field effect transistor in SOI technology with schottky-contact extensions

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61226957A (ja) * 1985-04-01 1986-10-08 Hitachi Ltd 半導体装置
US6204132B1 (en) * 1998-05-06 2001-03-20 Texas Instruments Incorporated Method of forming a silicide layer using an angled pre-amorphization implant
US20020048884A1 (en) * 2000-02-22 2002-04-25 Quek Shyue Fong Vertical source/drain contact semiconductor
FR2806832B1 (fr) * 2000-03-22 2002-10-25 Commissariat Energie Atomique Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
JP3982218B2 (ja) * 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
US6566682B2 (en) * 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US6424001B1 (en) * 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
JP2003224279A (ja) * 2002-01-31 2003-08-08 Oki Electric Ind Co Ltd 電界効果トランジスタ素子
US6713810B1 (en) * 2003-02-10 2004-03-30 Micron Technology, Inc. Non-volatile devices, and electronic systems comprising non-volatile devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5449642A (en) * 1994-04-14 1995-09-12 Duke University Method of forming metal-disilicide layers and contacts
US5818070A (en) * 1994-07-07 1998-10-06 Semiconductor Energy Laboratory Company, Ltd. Electro-optical device incorporating a peripheral dual gate electrode TFT driver circuit
US6413829B1 (en) * 2001-06-01 2002-07-02 Advanced Micro Devices, Inc. Field effect transistor in SOI technology with schottky-contact extensions

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
H.J.Hovel,S.S Iyer,.D.K Sadana.VERTICAL SOURCE/DRAIN CONTACTS FOR SOI BASEDMOSFETs.IBM Technical Disclosure Bulletin35 2.1992,35(2),468-469.
H.J.Hovel,S.S Iyer,.D.K Sadana.VERTICAL SOURCE/DRAIN CONTACTS FOR SOI BASEDMOSFETs.IBM Technical Disclosure Bulletin35 2.1992,35(2),468-469. *
JP昭61-226957A 1986.10.08
Shibly S.Ahmed*,Gerold W.Neudeck,John P.Denton,MarkE.Stidham.A Planar 6.3nm Thin-body SOI MOSFET Using TunnelEpitaxy and Nitrided Gate Oxides.PROCEEDINGS OF THE 15TH. BIENNIAL UNIVERSITY/GOVERMENT/INDUSTRY MICROELECTRONICS. UGIM 2003.BOISE,ID,JUNE 30-JUULY 2,2003.UNIVERSITY/GOVERMENT/INDUSTRY MICROELECTRONICS SYMPOSIUM. (UGIM),NEW YORK,NY :IEEE,US.2003,280-283.
Shibly S.Ahmed*,Gerold W.Neudeck,John P.Denton,MarkE.Stidham.A Planar 6.3nm Thin-body SOI MOSFET Using TunnelEpitaxy and Nitrided Gate Oxides.PROCEEDINGS OF THE 15TH. BIENNIAL UNIVERSITY/GOVERMENT/INDUSTRY MICROELECTRONICS. UGIM 2003.BOISE,ID,JUNE 30-JUULY 2,2003.UNIVERSITY/GOVERMENT/INDUSTRY MICROELECTRONICS SYMPOSIUM. (UGIM),NEW YORK,NY :IEEE,US.2003,280-283. *
US 2003/0006462 A1,说明书第[0030]段至第[0042]段、附图1-9.

Also Published As

Publication number Publication date
EP1759420A2 (en) 2007-03-07
EP1759420B1 (en) 2010-05-12
DE602005021220D1 (de) 2010-06-24
US20100264492A1 (en) 2010-10-21
WO2005122275A3 (en) 2006-03-16
ATE467907T1 (de) 2010-05-15
WO2005122275A2 (en) 2005-12-22
TW200616224A (en) 2006-05-16
CN1969391A (zh) 2007-05-23
GB0413133D0 (en) 2004-07-14
JP2008503098A (ja) 2008-01-31

Similar Documents

Publication Publication Date Title
CN1969391B (zh) 在绝缘体半导体器件上的半导体及其制造方法
TWI387009B (zh) 藉由偏斜式預非晶形化而減少受應變之電晶體中之晶體缺陷之技術
TWI438847B (zh) 阻止電晶體閘電極之預非晶化
TWI420602B (zh) 用於形成ｎｍｏｓ與ｐｍｏｓ電晶體中之凹陷之受應變之汲極／源極區之技術
US7413961B2 (en) Method of fabricating a transistor structure
CN101432859B (zh) 具有埋置应变层和减少的浮体效应的soi晶体管及其形成方法
US6372559B1 (en) Method for self-aligned vertical double-gate MOSFET
CN101256949B (zh) 应变soi衬底的制造方法和在其上制造cmos器件的方法
US8367485B2 (en) Embedded silicon germanium n-type filed effect transistor for reduced floating body effect
JP2006019727A (ja) 勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン及び／又は延長部をもつ、歪みｐ型ｍｏｓｆｅｔの構造及びこれを製造する方法
US6734109B2 (en) Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
CN103811313A (zh) 降低外延中的图案负载效应
CN100550418C (zh) 在源和漏区下面具有缓冲区的金属氧化物半导体(mos)晶体管及其制造方法
CN103187297B (zh) 鳍式场效应晶体管的制作方法
CN101796616A (zh) 晶体管及其制造方法
CN101796632A (zh) 晶体管及其制造方法
CN103794559A (zh) 一种半导体器件及其制备方法
CN108695158A (zh) 一种半导体器件及其制造方法
CN103811420A (zh) 一种半导体器件的制备方法
CN103367226A (zh) 半导体器件制造方法
CN103367227A (zh) 半导体器件制造方法
CN109087859A (zh) 一种半导体器件的制造方法
CN107799472A (zh) 一种半导体器件的制造方法
TW200834747A (en) Method for forming a semiconductor structure
WO2006111888A1 (en) A strained integrated circuit and a method of manufacturing the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
C41 Transfer of patent application or patent right or utility model
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20070706

Address after: Holland Ian Deho Finn

Applicant after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: IMEC CORP.

Free format text: FORMER OWNER: KONINKL PHILIPS ELECTRONICS NV

Effective date: 20120327

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120327

Address after: Leuven

Patentee after: IMEC Corp.

Address before: Holland Ian Deho Finn

Patentee before: Koninkl Philips Electronics NV